2. 技术支持
  3. AR# 5374: 1.5i SP2 Virtex PAR - ABNORMAL PROGRAM TERMINATION when all IOBs in design are locked and the design contains SelectIO IOBs.
  4. AR# 53740: 有关 7 系列 Xilinx PCI Express 内核的设计咨询 - 在低温情况下，TXOUTCLK 上无时钟输出

AR# 53740

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有关 7 系列 Xilinx PCI Express 内核的设计咨询 - 在低温情况下，TXOUTCLK 上无时钟输出

描述

此设计咨询答复记录适用于下列所有内核：

  • 7 系列 PCI Express 集成模块（v1.8 版和早期版本）
  • Virtex-7 FPGA Gen3 PCI Express 集成模块（v1.4 版和早期版本）
  • AXI PCI Express 桥（v1.06.a 版和早期版本）

由于 DRP 对来自上述内核封装中的 GT 寄存器进行了不正确的写入访问，因此，发现在低温情况下，TXOUTCLK 上无时钟输出。此问题是由于 DRP_WE 对多个时钟周期进行了断言而造成的，从而导致了通过 DRP 端口对 GT 寄存器进行了虚假性写入问题。

只能为一个时钟周期启用 DRP_WE。此需求将在 (Xilinx 答复53788)中得以解决。

解决方案

为防止此类问题发生，使用上述内核的所有客户都必须在 <core_name>_pipe_drp.v 和 <core_name>_qpll_drp.v 文件中进行如下更改。

将
assign DRP_WE   = (fsm == FSM_WRITE) || (fsm == FSM_WRDY);

改为
assign DRP_WE   = (fsm == FSM_WRITE);

  • 对于“7 系列 PCI Express 集成模块”和“Virtex-7 FPGA Gen3 PCI Express 集成模块”内核而言，这些文件均在 'Source' 目录中。
  • 对于“AXI PCI Express 桥”而言，在 XPS 系统装配视图 (System Assembly View) 中，右键点击该内核，并点击“Make this IP Local”（将此 IP 核设为本地 IP 核）。此工具将在 'pcores' 目录中复制所有与该内核相关的文件。您可以在下列位置中找到上述两个文件：

       <....>pcores\axi_pcie_v1_06_a\hdl\verilog

       如果您已在基于 v1.06.a 内核的 XPS 中创建了默认设计，则相应的文件名将为：
                    - axi_pcie_v1_06_a_pcie_7x_v1_6_qpll_drp.v
                    - axi_pcie_v1_06_a_pcie_7x_v1_6_pipe_drp.v 


修订历史记录
2013 年 1 月 21 日 - 初始版本

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
40469 7 Series Integrated Block for PCI Express - Release Notes and Known Issues for All Versions up to Vivado 2012.4 and ISE 14.7 N/A N/A
42946 Kintex-7 FPGA 设计咨询主答复记录 N/A N/A
51899 Zynq-7000 SoC ZC706 Evaluation Kit - Known Issues and Release Notes Master Answer Record N/A N/A
50555 Kintex-7 FPGA Connectivity Kit and Targeted Reference Design - Release Notes and Known Issues Master Answer Record N/A N/A
53979 面向 Zynq-7000 SoC ZC706 评估套件的设计咨询主答复记录 N/A N/A
53980 有关Artix-7 FPGA AC701 评估套件的设计咨询主答复记录 N/A N/A
AR# 53740
日期 08/28/2013
状态 Active
Type 设计咨询
器件
IP
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