对基于 CPLL 的 7 系列 GTX/GTH 设计和基于 PLL0/PLL1 的 GTP 设计（本文剩余部分中，所有此类 PLL 实例都被称为 CPLL），在配置后立即会在 MGTAVTT 上出现一个电流尖峰。
每个启动 CPLL 的 GT 通道都会对电流尖峰的产生做出“贡献”。
随着电流尖峰的产生，接收数据可能会出现比特错误。
这个问题可通过断言 RXPMARESET 或 GTRXRESET 加以纠正。
若在参考时钟传播到 CPLL 之前启动 CPLL，就可能看到 MGTAVTT 上出现电流尖峰。
将参考时钟通过 IBUFGDS_GTE2 传播到 CPLL，最多需要 1ms 的时间。
为了解决这个电流尖峰问题，将 CPLL 保持在掉电状态，直到输入参考时钟翻转为止。
为达到此效果，可以计算有效参考时钟脉冲数量，同时保持将 CPLLPD 断言为高电平。
该解决方案确保在参考时钟传播到 CPLL 之前使 CPLL 保持掉电状态；只有这时才启动正常的初始化序列。
从 Vivado 2013.4 开始，PCIe core v3.0 使 CPLL 在参考时钟稳定之前处于掉电状态，以解决电流尖峰问题。
GTX/GTH 向导协议（2014.2 中的 PCIe 除外）FPGA 收发器向导 V3.3 也包含该修复。
GTP 向导协议将在 2015.3 版本中更新。
附加了建议修复的编码实例。
建议代码适用于单个slice。
| 文件名 | 文件大小 | File Type |
|---|---|---|
| GTXFix.v | 3 KB | V |
| GTHFix.v | 3 KB | V |
| GTPFix12.v | 3 KB | V |
| Answer Number | 问答标题 | 问题版本 | 已解决问题的版本 |
|---|---|---|---|
| 54473 | LogiCORE IP CPRI Core - Release Notes and Known Issues for Vivado 2013.1 and newer tool versions | N/A | N/A |
| 54480 | LogiCORE IP JESD204 - Release Notes and Known Issues for Vivado 2013.1 and newer tools | N/A | N/A |
| Answer Number | 问答标题 | 问题版本 | 已解决问题的版本 |
|---|---|---|---|
| 61474 | LogiCORE IP SMPTE SD/HD/3G-SDI (SMPTE SDI) v3.0 - Why does the SMPTE SDI core stop working when using the 7 Series FGPAs Transceiver Wizard v3.3 with the XAPP592 v2.0 code? | N/A | N/A |
| AR# 59294 | |
|---|---|
| 日期 | 07/31/2015 |
| 状态 | Active |
| Type | 设计咨询 |
| 器件 | |