AR# 59999

描述

eMMC 存储器的时序由 JEDEC 标准版 4.41 定义。

根据此规范，所需的最短输入保持时间为 3 纳秒（参考时钟的上升沿）。但是，Zynq-7000 SDIO 控制器的最小时钟输出延迟（所有输出）为 2 纳秒。

如果在高速模式（Zynq-7000 数据输出位于时钟的上升沿）下使用该控制器，则不满足 JEDEC/MMC 4.41 规范的保持时间要求 (*)。

在标准速度模式（Zynq-7000 数据输出位于时钟的下降沿）下，将向时钟输出延迟中额外增加半个时钟周期，以满足保持时间的要求 (*)。

注意 (*)：假设所有的迹线长度都匹配。

解决方案

Xilinx 通过采用 Micron MTFC4GMVEA-1M（eMMC 设备）测试了 Zynq-7000 SDIO 控制器的功能。

在采用单倍数据速率的情况下，针对标准速度 (25MHz) 模式和高速 (50MHz) 模式进行的功能测试已获成功，但是在高速模式下运行的 Zynq-7000 SDIO 控制器与适用于 eMMC 的 JEDEC 标准版 4.41 不兼容。

Xilinx 建议用户直接联系 eMMC 供应商，然后针对他们的 eMMC 存储器提出实际的保持时间要求（通常为 NDA 文档）。

如果没有该特性数据，Xilinx 建议仅在标准速度模式（最大频率为 25MHz）下将 eMMC 用于 Zynq-7000 SDIO 控制器。

可行的解决方法是在板面布局中额外增加 1 纳秒的延迟：

相对于时钟线路，用户需要将数据和命令行的长度增加 6.67 英寸（1000 ps/（150 ps/英寸））。
（注意：假设延迟为 150 ps/英寸）。

增加延迟可确保满足该控制器的保持时间要求。
增加延迟将要求在 SDIO 控制器接收数据时满足以下等式条件：

20 纳秒（Tsd,device,cko, max + 1 纳秒）>= Zynq 控制器的设置要求，考虑采用 50 MHz 时钟模式。
Tsd,device,cko, max 表示该设备的最大时钟输出延迟。
=>16>= Tsd,device,cko,max，将 Zynq 的设置要求视为 3 纳秒。
这表示 eMMC 设备的最大时钟输出延迟应为 16 纳秒。