AMD FPGA 和自适应 SoC 基于 ASIC 类架构，在Versal™ Premium 系列中将每秒数百千兆位 I/O 带宽与超过 49 TeraMAC 的定点 DSP 性能相结合。在最新一代 AMD FPGA 中，AMD DSP slice 及其并行性是实现 DSP 性能的关键。

DSP Slice 架构

Versal 器件 slice 中的 DSP58 是 AMD 架构中的第 6 ^代 DSP slice。

这款专用的 DSP 处理模块在全面定制的芯片中实现，这种芯片可实现领先的功耗性能比，从而可高效实现乘法累加器 (MACC)、乘法加法器 (MADD) 或复杂乘法等普及型 DSP 功能。

此外，Slice 也可提供执行各种逻辑运算的功能，如 AND、OR 和 XOR 运算。

Versal 器件 DSP58 架构建立在 UltraScale™ FPGA DSP48E2 的成功基础之上，具有更高的增强性能：

• 更宽的乘法器（27 x 24 位）
• 单精度浮点乘法器
  
• 18x18 复数乘法使用两个背靠背的 DSP
  
• INT8 向量点积模式
  

这些增强功能有助于 DSP 关键应用在进入 FPGA 架构之前在 DSP48E2 slice 内执行更多的计算，最终可节省资源及电源。

DSP48E2 (UltraScale) 与 DSP58 (Versal) Slice 特性

重要视频:

1. 利用 DSP48E2 slice 中的平方多路复用
2. 利用 DSP48E2 slice 中的宽泛多路复用反馈

工具与流程

AMD 可根据您的设计首选项为您提供支持 RTL、C/C++ 及模型设计入口的工具。这种设计流程灵活性加上大量 DSP IP 目录，可实现对 AMD 工具及器件的更便捷应用。

访问工具、库和框架，了解更多详情。

DSP 性能指标

下表是 7 系列、UltraScale 和 UltraScale+ 系列的部分重要 DSP 性能指标。 如需了解 SoC 器件性能，敬请查看软件开发人员部分。

注：

1. 请参考 WP486 – “利用 AMD 器件的 INT8 优化开展深度学习”
2. 单精度浮点性能在 Ultrascale+ 中使用支持 3 个 DSP slice 的浮点运算内核

我们推出了软件开发环境及一系列功能强的常见综合工具、库以及软件开发人员可用来便捷锁定 AMD FPGA 及 SoC 目标的方法。 支持高层次抽象环境Vitis™ 统一软件平台。我们可针对 C、C++ 和/或 OpenCL 开发提供类似于 GPU 的熟悉嵌入式应用开发及运行时体验。

AMD MPSoC 和 Versal 器件

Zynq™ UltraScale+™ MPSoC 和 Versal 架构结合强大的处理系统 (PS)，在单个器件中完美整合 ARM® Cortex® 处理器和用户可编程逻辑 (PL)。

支持加速的应用剖析

Vitis 统一软件平台不仅提供分析给定应用的功能，而且还允许创建硬件加速器，以便在可编程逻辑 (PL) 中更高效地运行，其中可利用 FPGA 的灵活性和并行性提供巨大的性能改进。此外，这还可实现必要时可在处理系统 (PS) 中并行运行的其它应用功能。

通过将 AMD FPGA 及自适应 SoC 定为目标，许多 DSP 及嵌入式应用都将实现效率的提升并为其应用降低功耗。

AMD SoC 器件的特性和 DSP 性能

下表是 AMD Zynq UltraScale+ MPSoC 系列和 Versal 器件的部分重要特性及 DSP 性能指标。 如欲了解非 SoC 器件性能，敬请访问硬件设计人员部分。

注：

1. 所有性能计算均基于 Zynq 7000 SoC 的 -2 速度级部件以及 Zynq UltraScale+ MPSoC 的 -3 速度级部件
2. 为对称滤波器使用预加法器，DSP 性能可提高 2 倍
3. 请参考WP486 - “利用 AMD 器件的 INT8 优化开展深度学习” (不适用于 Zynq 器件)
4. 使用支持 3 个 DSP slice 的浮点运算器内核实现单精度浮点性能
5. 使用支持 4 个 DSP slice 的浮点运算器内核实现单精度浮点性能
6. 使用支持 2 个 DSP slice 的浮点运算器内核实现半精度浮点性能

如欲了解有关 AMD SoC 及 MPSoC 的更多详情，敬请访问：

• AMD SoC & MPSoC
• AMD 软件专区

处理子系统中的 DSP

该处理系统 (PS) 可通过不同的 ARM 处理内核途径提供各种 DSP 处理功能。

如欲进一步了解有关 ARM 的 DSP 功能，敬请访问：

• Cortex-A 系列
• SIMD 和 高级 SIMD (NEON) 技术
• ARM 浮点架构

可在以下位置查看一些实用示例：

对于 Zynq UltraScale+ MPSoC，请查看：UG1211，了解使用 ARM NEON 指令集的 FFT 演示。

对于 Zynq 7000 SoC 而言，在将 Cortex-A9 和 ARM SIMD 确定为目标时，可在 Xilinx wiki 上获得以下技术要点：

• 构建 ARM NEON 库技术要点 2014.3
• 运行 ARM 库技术要点 2014.3

AMD 数据类型支持

AMD 为其器件提供极其灵活的数据类型支持。 AMD 工具原生支持不同精度的定点、浮点和整数，这些浮点运算是在 Floating Point Operator IP 核的支持下实现的。

与定点或整数实现方案相比，在 FPGA 上实现的浮点设计始终会导致消耗更多的资源及功率。 如果可能的话，转化为定点解决方案，将带来巨大的优势：

• 更少的 FPGA 资源
• 功耗降低
• 成本降低

如需进一步了解有关将浮点转换为定点数据类型的优势，敬请阅读 WP491。

基准测试

下表是一小部分算法以及使用  AMD 器件、特别是可编程逻辑 (PL) 中的架构加速设计可实现的性能提升。

注释 1：ARM：四核 A53 以 1200MHz 的频率运行在 Raspberry Pi 上
注释 2：采用 Tegra X1 实现 Nvidia 基准
注释 3：光流 (LK) — 窗口尺寸：11x1

注释 1：将 ARM 作为目标时，Cortex-A9 内核只用在 Zynq 器件上
注释 2：使用 C66 DSP 内核完成 TI 基准

Vitis Model Composer for DSP 和高层次综合等 AMD 高层次设计工具提供的抽象等级可帮助系统架构师及域专家快速评估最新算法并集中精力进行其设计的差异化部分开发。 完整的 AMD DSP 解决方案是这些设计工具、IP、参考设计、方法及电路板的完美整合，这些元素的结合能够在尽可能最短的时间内获得一项可行的生产设计。

 Vitis Model Composer 是一款基于模型的设计工具，可利用 MATLAB 及 Simulink 开发环境以一小部分传统 RTL 开发时间在可编程逻辑中定义、测试和实现生产质量级 DSP 算法。

该工具提供：

• 100 多个优化 DSP 模块，许多都有 C 仿真模型，与 RTL 相比，仿真速度提高了 2 至 3 倍
• 高度集成 DSP 的 RTL、IP、Simulink、MATLAB 和 C/C++ 组件
• 位精确与周期精确的浮点、定点仿真
• 硬件协同仿真可加速仿真并可在可行硬件上验证算法
• 从 Simulink 到打包 IP 或低层次 HDL 的自动代码生成
• HDL 测试台的自动生成，包括测试矢量

了解有关 DSP Vivado 系统生成器的更多详情：

• Vitis Model Composer 简介（视频）
• Vitis Model Composer（文档）

高层次综合 （HLS）

高层次综合包括 Vitis 统一软件平台，可移植 C、C++ 和 System C 算法规范能够直接针对 AMD FPGA 和自适应 SoC，无需创建 RTL。就像从 C/C++ 到不同处理器架构提供编译器一样，HLS 编译器可从 C/C++ 到 AMD FPGA & 自适应 SoC 提供相同的功能性。

了解更多有关高层次综合的信息：

• Vitis 高层次综合入门（视频）
• Vitis 高层次综合指南 （文档）