ISE® Design Suite 12 率先推出了面向 FPGA 设计的、自动化、智能时钟门控技术。利用这种功能，工具能够自动消除不必要的逻辑活动，从而将动态功耗降低了 30% 之多。一组独特的算法能够自动确认和消除不必要的逻辑活动 - 导致动态功效低下的一个主要原因。这些算法可充分利用 Spartan®-6 和 Virtex®-6 FPGA 中的大量时钟使能 (CE) 功能。由于时钟使能信号与 slice 基本集群相连，并只控制少量寄存器（仅 8 个），因而每个时钟使能都非常适用于功耗优化。此外，该算法还能够利用 BRAM 模块的专用使能功能，以进一步降低动态功耗。
虽然利用时钟门控来抑制 FPGA 内的不必要转换并不是一种新观念，但是智能的精确时钟门控对于 FPGA 来说却是一项全新的技术，能确保将动态功耗降低 30% 之多。
ISE Design Suite 12 还是唯一提供了与布局布线算法整合到一起的智能时钟门控优化的工具。这些优化不会改变先前的逻辑或设计处理，也不会改变时钟布局。额外创建的逻辑与先前的逻辑是分开的，并且只在原设计的基础上平均增加 2% 的 LUT，因此在绝大多数的情况下这些优化不会影响时序。
