PCI Express 与 Xilinx 技术
PCI Express 的高性能低功耗集成块
PCI Express (PCIe)
PCI Express (PCIe) 是一种通用串行互连，适用于通信、数据中心、企业、嵌入式、测量测试、军事以及其它市场的广泛应用。它可作为外设互连、芯片对芯片接口以及许多其它协议标准的桥接器。
Xilinx 可为 PCI Express 提供各种高性能、低功耗的集成块，在众多器件中作为经过强化的子系统。
此外，Xilinx 还提供 PCIe DMA 和 PCIe 桥接器软硬 IP 块，其可利用集成的 PCI Express 块、带有 PCI Express 连接器的板卡、连接套件、参考设计、驱动程序和工具，简化实现基于 PCIe 的设计的过程。
请选择一个器件系列，以便查看该系列的 Xilinx PCIe 解决方案组合。
Versal ACAP PCI Express 解决方案
利用 PCI Express 规范实现方案的系统在数据中心、通信和嵌入式应用中非常普遍。Versal™ 架构中的多个连接选项直接支持用户关注其核心能力的需求，采用基于标准的高级接口。Versal 架构中用于 PCI Express 的集成块提供优异的高性能，与完全软化的 IP 解决方案相比，不仅简单易用，而且效率很高。Versal 架构集成四种 PCI Express 集成块：
- CPM5，该集成块适用于支持 DMA 和 CCIX Rev. 1.1 的 PCI Express Rev. 5.0
- PL PCIE5，一个用于 PCI Express Rev. 5.0 1、2 的集成块
- CPM4，该集成块适用于支持 DMA 和 CCIX Rev. 1.0 的 PCI Express Rev. 4.0
- PL PCIE4，一个用于 PCI Express Rev. 4.0 的集成块
补充说明：
- 将集成块与附加软 IP 解决方案将结合，以支持 CCIX。
- 将集成块与附加软 IP 解决方案将结合，以支持 CXL。
CPM5、PL PCIE5、CPM4 及 PL PCIE4 与现在可用的 GTYP 及 GTY 收发器相结合，能够以规范定义的数据速率进行接口运行。其范围从一个信道 (Gen1x 1) 的每信道 2.5GT/s 到其额定最大链路配置，这可达到 8 信道 (Gen5x 8) 的每信道 32GT/s 以及 16 信道 (Gen4x 16) 的每信道 16GT/s。下表总结了 Versal 架构中用于 PCI Express 的集成块的主要特征。请同时参阅Versal 架构与产品说明书：概览 (DS950)，进一步了解基于可订购器件、封装及速度等级组合的可用资源和功能。
| PCI Express 的 Versal 架构集成块 | ||||
|---|---|---|---|---|
| CPM5 | PL PCIE5 | 35 CPM4 | PL PCIE4 | |
| 关联 规格 |
PCIe Rev. 5.0 CCIX Rev. 1.1 |
PCIe Rev. 5.0 CCIX Rev. 1.1 |
PCIe Rev. 4.0 CCIX Rev. 1.0 |
PCIe Rev. 4.0 |
| PCIe 最大通道数 链路配置 |
2 x Gen5x 8 Gen4x 16 2 x Gen4x 8 |
Gen5x 4 Gen4x 8 Gen3x 16 |
Gen4x 16 2 x Gen4x 8 |
Gen4x 8 Gen3x 16 |
| PCIe 端口 支持的类型 |
EP, RP, Switch |
EP, RP, Switch |
EP, RP, Switch |
EP, RP, Switch |
| Key PCIe 功能 |
SR-IOV 16PF / 4KVF |
SR-IOV 8PF / 4KVF |
SR-IOV 4PF / 252VF |
SR-IOV 4PF / 252VF |
| 可选 集成的 DMA |
2 x QDMA （4K 队列） |
- | 选择其一： QDMA (2K 队列) XDMA |
- |
| CCIX 数据速率 和功能 |
16GT/s, 20GT/s 25GT/s, 32GT/s 集成缓存 |
16GT/s, 20GT/s 25GT/s, 32GT/s 软 IP 解决方案 |
16GT/s, 20GT/s 25GT/s 集成缓存 |
- |
CPM5、PL PCIE5、CPM4 和 PL PCIE4 可以用于减少的链路配置，以优化产品设计成本，支持最新封装，降低电路板复杂性并缩减功率预算。此外，更少的链路配置还可支持更低的可编程逻辑资源利用率，这取决于用于扩展这些集成块应用级功能的任何软 IP 解决方案的性质。CPM5、PL PCIE5、CPM4 和 PL PCIE4 可配置为端点 (EP)、根端口 (RP) 和交换机端口类型。
Xilinx 可为 Versal 架构中用于 PCI Express 的集成块提供预先验证的高性能 DMA 和桥接子系统，从而可帮助用户将设计投资集中在其最有价值的领域。所提供的 DMA 和桥接子系统选项包括：
- CPM5，其不仅包含两个 PCI Express 控制器，而且还集成 Xilinx IP 产品系列的 QDMA 和桥接子系统的两个实例。集成型 DMA 的使用是可选的，每个实例都是可独立定制的。QDMA 子系统提供基于队列的可扩展 DMA，能够在低时延情况下移动大量数据，并支持企业级产品通常需要的多个物理及虚拟功能。数据可通过内存映射技术（包括可编程片上网络 (NoC)）或流媒体技术移动到 Versal ACAP 灵活应变的引擎中。该子系统还包括 AXI 互联的桥接功能。
- CPM4，其不仅包含两个 PCI Express 控制器，而且还集成 Xilinx IP 产品系列的 QDMA/XDMA 和桥接子系统的一个实例。集成型 DMA 的使用是可选的，而且使用时，既可配置为 QDMA 子系统（如 CPM5 中的 QDMA 子系统），又可配置为 XDMA 子系统。XDMA 子系统提供基于通道的 DMA，用于低时延移动大量数据。数据可通过内存映射技术（包括可编程 NoC）或流媒体技术移动到 Versal ACAP 灵活应变的引擎中。该子系统还包括 AXI 互联的桥接功能。
- PL PCIE5 和 PL PCIE4 是用于 PCI Express 的独特控制器，由 DMA 的软 IP 实现方案以及通过 Vivado® 设计套件 IP 目录免费提供的桥接子系统提供支持。
对于大多数用户，所提供的 DMA 和桥接子系统是省时的基础架构，提供高性能的全方位数据移动。对于想要连接其自己的 DMA 和桥接子系统的用户，可保存其驱动程序及应用软件的投资，而对于想要使用终端应用的详细知识来定制或优化功能的用户，选项可以在包含 DMA 的集成块中旁路 DMA。为了得到实现完全定制解决方案的终极自由度，Xilinx 还通过 Vivado IP 目录为 PCI Express 提供了一个软 IP 核 PHY，这可帮助设计人员将其自己的 PCI Express 控制器连接至所提供的 GTYP 和 GTY 收发器。
UltraScale+ PCIe 解决方案
Xilinx 16nm UltraScale+ 器件集成当今数据中心、通信和嵌入式应用所需的大量重要 PCI Express 特性。UltraScale+ 器件采用两种集成块：PCIE4 和 PCIE4C，大多数器件使用 PCIE4 模块。
PCIE4 模块符合 PCI Express 基本规范 v3.1，支持 Gen3 x16，还可针对较低链路位宽及速度进行配置。PCIE4 模块不支持 Gen4 运行。
PCIE4C 模块符合 PCI Express 基本规范 v3.1（支持达 8.0GT/s ）(Gen3)，与 PCI Express 基本规范 v4.0（支持达16.0GT/s） (Gen4) 兼容。此外，PCIE4C 模块也符合 CCIX 基本规范 v1.0 版本 0.9，支持高达 16.0GT/s 的速度。PCIE4C 模块在 Gen3 上支持多达 16 个信道，在 Gen4 上支持多达 8 个信道，可针对较低的链路位宽和速度进行配置，节省资源和电源。
某些设备（例如 Virtex UltraScale+ HBM FPGA、Virtex UltraScale+ 58G FPGA ）可能仅包含 PCIE4C 模块，或者同时包含 PCIE4 和 PCIE4C 模块。PCIE4C 模块可同时实现 PCI Express 和 CCIX，而 PCIE4 模块则只能实现 PCI Express。
UltraScale 架构中 PCIe 的所有集成块都可配置为端点或根端口。根端口可用于构建兼容根联合体的基础，允许通过 PCI Express 协议进行自定义芯片间的通信，并将 ASSP 端点设备（如以太网控制器或光纤通道 HBA 或 NVMe SSD）连接至 FPGA、MPSoC 或 RFSoC。
Integrated Block for PCI Express IP 基于硬件，并支持以下功能：
- 面向 100G 应用的本机 Gen3x16 集成型 PCIe 模块。如需了解支持的特定链路宽度和速度，请查看所需 IP 的适用产品指南 (PG213、PG195、PG302 或 PG239)
- 在限定器件（KU19P、VU19P、VU23P、VU31P、VU33P、VU35P、 VU37P、 VU45P、VU47P 和 VU57P）上支持 Gen4 x8 PCIe 互操作性。请注意，这些限定器件与 PCI Express 基本规范修订版 4.0、版本 1.0 兼容。 有关限制的详细信息，请参见产品指南 PG213。
- 支持单根 IO 虚拟化 (SR-IOV) 所需的 4 个物理函数和 252 个虚拟函数，以便共享 IO 资源
- 更多的标签 (256)，以支持可实现整体系统性能的更多 PCIe 请求
- MSI-X 表集成
- 有关更多信息，请参见产品指南 PG213
此外，Xilinx 还提供高性能 DMA 和桥接解决方案作为软 IP：
- Xilinx XDMA IP子系统（XDMA 产品页面）是一种可立即投产的 PCIe DMA 解决方案，已被许多客户广泛采用。此外，XDMA 还提供 AXI PCIe 桥接功能。如需了解更多详情，请参见产品指南 PG195。
- Xilinx QDMA IP 子系统（QDMA 产品页面）是 Vivado 2018.3 中正式发布的最新 DMA IP。QDMA 解决方案提供了具有可扩展队列的多种物理和虚拟功能，非常适合要求低延迟和小数据包处理性能的应用。此外，QDMA 还提供了 AXI PCIe 桥的功能。如需了解更多详情，请参见产品指南 PG302。
Xilinx 提供软件化的 PHY IP 核。如需了解详细信息，请查看产品指南 PG239。合作伙伴 Northwest Logic 和 PLDA 提供符合 Xilinx PHY 的软 PCIe 核。
UltraScale PCIe 解决方案
Xilinx 20nm UltraScale+ 器件集成当今数据中心、通信和嵌入式应用所需的大量重要 PCI Express 特性。
Integrated Block for PCI Express IP 基于硬件，并支持以下功能：
- 面向100G 应用的本机 Gen3 x8 集成 PCIe 模块。 有关支持的特定链路宽度和速度的更多信息，请参见 IP 适用的产品指南 (PG054、PG055 或 PG195)
- 支持 PCIe 请求的 64 个标签
- 多向量 MSI（最多 32 个向量）和 MSI-X
- 如需了解更多详情，请查看产品指南 PG156。
此外，Xilinx 还提供高性能 DMA 和桥接解决方案作为软 IP：
- Xilinx XDMA IP 子系统（XDMA 产品页面）是一种可立即投产的 PCIe DMA 解决方案，已被许多客户广泛采用。 有关更多信息，请参见产品指南（PG195）。
- Xilinx AXI Bridge for PCIe Express是一款量产 IP。 有关更多信息，请参见 （产品指南 PG194）。
Xilinx 提供一种软化的 PHY IP 核。如需了解详细信息，请查看产品指南 PG239。合作伙伴 Northwest Logic 和 PLDA 提供符合 Xilinx PHY 的软 PCIe 核。
7 系列 PCIe 解决方案
Xilinx 28nm 7 系列器件集成当今数据中心、通信和嵌入式应用所需的大量重要 PCI Express 特性。
该 PCI Express 的集成块 IP 在芯片中硬化，支持：
- 100G 应用的原生 Gen3 x8* 集成型 PCIe 模块。
- 支持 64 位和 128 位数据位宽
- 如需了解更多详情，请查看产品指南PG054。
此外，Xilinx 还提供高性能 DMA 和桥接解决方案作为软 IP：
- Xilinx XDMA IP 子系统（XDMA 的产品页面）是一种可立即投产的 PCIe DMA 解决方案，已被许多客户广泛采用。如需了解更多详情，请查看产品指南 PG195。
- Xilinx 提供一个映射至 PCI Express Gen2 IP 的量产 AXI 内存。有关详细信息，请参见（产品指南PG055）。
