AR# 40453

描述

在 MIG 7 系列 v1.1中，bank 选择算法迫使用户将参考时钟 (clk_ref_i)、sys_rst 和状态信号（calib_complete 和错误）分配给非存储器 bank。

是这样要求的吗？或者说在有空余引脚时可不可以将这些信号分配到存储器 bank（数据或地址/控制 bank）？

解决方案

如果有可用的空余引脚，可以将 clk_ref_p 和 clk_ref_n 放在存储器 bank 中，但状态信号不允许这样。 

注意： 如果将这些信号在存储器 bank 中合并，需要采用兼容的 I/O 标准。

从 13.2 软件版本开始，MIG 允许将系统时钟引脚放在存储器 bank 中。

然而，对于状态引脚无此计划。

链接问答记录

主要问答记录

相关答复记录