AR# 42662

描述

解决方案

注：

1. 最低和最高为理论值。这些配置可能不会映射到任何协议。USRCLK 和 USRCLK2 相位假定为根据用户指南匹配。

2. TX 时延表上有打字错误。时延体现为 RXUSRCLK 周期，但应该是 TXUSRCLK。

注意：请注意，RXDDIEN 必须为 1，这才能确保使用 RX 缓冲旁通时有可预见的固定时延。

注 1： 通过 TX 架构接口的时延会取决于时延的精确定义。如果时延定义为从把数据放在 TXDATA 上的时钟边缘到离开Fabric接口（PCS 内部）数据第一部分计时的时钟边缘，那么上表中的项目就是准确的，忽略从Fabric到 GT 的时钟插入时间。

注 2： 离开复位时，通过弹性缓冲的时延为：                                     
2 RXUSRCLK cycles             
+ CLK_COR_MIN_LAT byte times               
+/-  0.5 RXUSRCLK cycles     

请注意，这个方程式只有在缓冲离开复位时才有效。对于一般性操作请使用时延表。