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|MIG 7 系列设计咨询——向 1.5 版以上的时钟结构（ISE Design Suite 14.1可提供）添加 MMCM
描述
从 MIG 7 系列 1.5 版（ISE 14.1 设计工具中可提供）开始，已经可以将 MMCM 添加到预先存在的时钟结构中。在 1.5 版之前，单个 PLL 用于创建在以下位置上路由的 PLL 时钟输出：
- 在 7 系列频率主干（mem_refclk、sync_pulse 和 freq_refclk）上路由
- 通过 BUFG (phy_clk) 在全局时钟网络上路由
物理层要求这些时钟必须对齐。然而，特性工作表明，BUFG 插入延迟在电压和温度方面的更改可能会导致 BUFG 时钟在频率主干时钟的相位中处于错位状态。这种偏差会使物理层控制模块处于非同步状态。
注：位于任何频率中的所有存储器标准均需要 PLL 和 MMCM，它们必须与地址/控制字节组位于同一个库中。所有用户必须移植到 MIG 1.5 版才能确保物理层控制模块处于同步状态。
解决方案
要删除 BUFG 插入延迟并使所有 MIG 时钟相位通过电压和温度对齐，必须使用 MMCM 对 BUFG“phy_clk”执行去歪斜。下图显示了从 1.5 版开始的 7 系列 MIG 所使用的时钟结构。
mig_clock_struc.JPG
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主要问答记录
| Answer Number | 问答标题 | 问题版本 | 已解决问题的版本 |
|---|---|---|---|
| 33566 | Design Advisory Master Answer Record for Programmable Logic Based External Memory Interface Solutions for Virtex-6, Spartan-6, all 7 Series Devices, and all UltraScale based Devices | N/A | N/A |