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AR# 51898

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MIG 7 系列 DDR3/DDR2 – 设计助手 - 物理层概述

描述

MIG 7 系列 DDR2/DDR3 设计分为如下所示的几个主要部分：用户界面、控制器和物理层：

mig_7series_block_diagram.JPG

 

物理层可为外部 DDR2 或 DDR3 SDRAM 提供了物理接口。物理层会生成与存储器器件进行连接所需的信号时序和序列。它包含时钟生成逻辑、地址生成逻辑和控制生成逻辑、读写数据路径以及加电后初始化 SDRAM 存储器的状态逻辑。此外，物理层还包含执行读写数据路径时序训练的校准逻辑，从而可说明系统静态和动态延迟的原因。

《7 系列 FPGA 存储器接口解决方案用户指南》包含了详细说明物理层逻辑的部分。请在“DDR2/DDR3 SDRAM 存储器接口解决方案”>“内核架构”>“物理层”部分查看这一内容。

注意：此答复记录是 Xilinx MIG 解决方案中心的一部分（Xilinx 答复 34243）。Xilinx MIG 解决方案中心可用于解决与 MIG 相关的所有问题。 无论您是使用 MIG 进行新的设计还是寻求解决问题，请使用 MIG 解决方案中心来指导您获取正确的信息。

解决方案


此“MIG 7 系列设计助手”部分着重论述了物理层逻辑的设计以及物理层与控制器接口的设计。它分为如下几类：

物理层信号、UCF 约束和 RTL 参数描述 （Xilinx 答复 51914）

物理层初始化和校准 （Xilinx 答复 51954）

物理层架构设计 （Xilinx 答复 52047）

独立的物理层支持 （Xilinx 答复 51204）


链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
51675 MIG 7 Series Solution Center Design Assistant - Core Functionality N/A N/A

子答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
51914 MIG 7 Series DDR3/DDR2 - Generated RTL Parameter, UCF Constraint, and Signal Descriptions N/A N/A
51204 MIG 7 系列 DDR2/DDR3 - PHY Only 设计指南 N/A N/A
51954 MIG 7 Series DDR2/DDR3 - PHY Initialization and Calibration N/A N/A
52047 MIG 7 Series Design Assistant - PHY Architecture N/A N/A
AR# 51898
日期 09/26/2012
状态 Active
Type 解决方案中心
器件
IP
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