设计咨询包含 Vivado 2014.1 工具(可影响 GTP、GTX、 和 GTH 收发器)中 7 系列 FPGA 收发器向导 v3.2 版所需的更新。
create_clock -period 6.4 [get_ports q3_clk1_gtrefclk_pad_n_in]
create_clock -period 16.667 [get_pins -hier -filter {name=~*gt_usrclk_source*DRP_CLK_BUFG*I}]
create_clock -period 16.667 [get_ports sys_clk_in_p]
set_false_path -from [get_clocks -include_generated_clocks -of_objects [get_pins -hier -filter {name=~*gt_usrclk_source*DRP_CLK_BUFG*I}]] -to [get_clocks -include_generated_clocks -of_objects [get_pins -hier -filter {name=~*gt0_gtwizard_0_i*gthe2_i*TXOUTCLK}]]
set_false_path -from [get_clocks -include_generated_clocks -of_objects [get_pins -hier -filter {name=~*gt0_gtwizard_0_i*gthe2_i*TXOUTCLK}]] -to [get_clocks -include_generated_clocks -of_objects [get_pins -hier -filter {name=~*gt_usrclk_source*DRP_CLK_BUFG*I}]]
create_clock -period 6.4 [get_nets -hier -filter {name=~*q3_clk1_gtrefclk_pad_n_in}]当选中向导第 1 页的 "Include Shared Logic in Core" 选项时,应用以下更新。
create_clock -period 6.4 [get_nets -hier -filter {name=~*q3_clk1_gtrefclk_pad_p_in}]
create_clock -period 6.4 [get_nets -hier -filter {name=~*gt0_gtrefclk0_in}]
create_clock -period 16.667 [get_ports gt0_gtrefclk0_in]
create_clock -period 6.4 [get_nets -hier -filter {name=~*gt0_gtrefclk0_in}]
要解决 Vivado 2014.1 中的这个问题,应安装本答复记录末尾处的补丁。
修订历史:
05/26/2014——初始版本
文件名 | 文件大小 | File Type |
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ar60356_GTwizard_v3_2_preliminary_rev1.zip | 15 KB | ZIP |
AR# 60356 | |
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日期 | 05/23/2014 |
状态 | Active |
Type | 设计咨询 |
器件 | |
Tools | |
IP |