AR# 70060

描述

我在仿真 IEEE RS-FEC 内核示例设计等包含 GTHE4 或 GTYE4 收发器的设计时出现了以下错误。

只有在仿真器语言设置为 VHDL 时才会发生这种情况。

** Fatal: (vsim-3693) The minimum time resolution limit (1fs) in the Verilog source is smaller than the one chosen for SystemC or VHDL units in the design.Use the vsim -t option to specify the desired resolution.

分辨率 1fs 是从哪里来的？怎样消除该错误？

解决方案

UltraScale+ GTHE4 或 GTYE4 收发器模型有一个分辨率 1fs 集合。

引入 1fs 分辨率的原因是为了支持“PCIe Gen4 单独参考时钟的独立 SSC 时钟方案”。

支持扩频时钟意味着需要更高的精度。

GTM_DUAL 和 RFDAC/RFADC SECUREIP 也有同样的问题。

您可以尝试以下任何一种方法来消除该错误：

• 更改顶层测试工作台文件中的时间刻度：`timescale 1ps/1fs。

• 使用“-t 1fs”命令行选项运行 vsim。
  

• 将您的目标仿真语言从 VHDL 更改为 Verilog 或 Mixed。