器件支持

• Versal AI Core 系列：XCVC1902 和 XCVC1802
• Versal Prime 系列： XCVM1802
• Zynq UltraScale+ RFSoC: XCZU43DR、XCZU46DR、XCZU47DR、XCZU48DR、 XCZU49DR

安装与许可

• 除了现有的独立安装解决方案之外，Petalinux 现在也是 Xilinx 统一安装程序的一部分。

IP Integrator

• 版本控制的改进
  • 分离来源与输出产品的新目录结构
  • BD/IP 输出产品不再放在 project.srcs 目录下。
  • 所有输出产品都位于与 project.srcs 并列的 project.gen 目录下。
• 地址映射增强
  • HTML 地址映射的图形视图
• Vitis 平台创建提升​
  • 能够在项目创建和项目安装过程中将 Vivado 项目识别为可扩展平台项目
  • 新增平台接口验证 DRC
  • 在平台 BD 验证过程中运行平台 DRC
  • 最新平台安装 GUI
• IP 高速缓存改进
  • 能够创建和使用只读压缩 IP 高速缓存
  • 可以指向压缩的高速缓存内容，而且不需要解压缩
• 模块设计容器
  • 在另一个 BD 中实例化一个 BD
• 控制、接口和处理系统 (CIPS) — Versal
  • XHUB 商店中的示例设计 — Versal

IP 增强功能

数据中心

• PCI Express 的队列 DMA 子系统 (QDMA) 器件支持扩展
  • “-2LV”UltraScale+ 器件中的 Gen3x8
  • “-2LV”Virtex UltraScale+ VU23P 器件中的 Gen4x8
• PCI Express 的 Versal ACAP 子系统主要针对 GTY、PL PCIE4 和 CPM4 集成块提供
  • PCI Express 的集成型模块 (GTY + PL PCIE4)
  • 面向 PCI Express 的 DMA 和桥接子系统（GTY + PL PCIE4 + 软 QDMA、XDMA、AXI-Bridge）
  • PCI Express 的 CPM 模式 (GTY + CPM4)
  • 面向 PCI Express 的 DMA 和桥接模式（GTY + CPM4 + 硬 QDMA、XDMA、AXI-Bridge）
  • PCI Express 的 PHY (GTY)

视频和成像

• MIPI
  Versal 器件上的 DPHY 速率增加了：-2 和 -3 器件上为 3200Mbs；-1 器件上为 3000Mbs
  • 为 CSI RX 内核新增 YUV420 输出支持
• DisplayPort 1.4 子系统
  • 提供 YUV420 支持、自适应同步、静态 HDR
  • 一般性访问中的 eDP IP 选项
• SDI 子系统
  • 支持 HLG HDR
  • Versal VCK190 通过实例设计
• HDMI2.0 增加了对 HDCP2.3 的支持

有线和无线

• JESD204C 全面投产
• 为 UltraScale+ 和 Versal 提供全新 200G RS-FEC
• 1G/10G/25G 以太网增加了 1 步和 TSN 支持
• Versal MRMAC 1 步 1588 硬件时间戳
• 10G/25G MRMAC Ethernet 2-step 1588 linux 驱动支持 ​
  • https://github.com/Xilinx/linux-xlnx/tree/xilinx-v2020.2

存储器

• 最新 ERNIC 特性
  • 100G 持续带宽支持的资源优化
  • 支持最新 VU23P 器件
  • 优先流程控制 (PFC) 的改进
• NVMeTC 现在支持最新 VU23P 器件
• 无损压缩 IP、GZIP 和 ZLIB 算法
• NVMeOF 参考设计现在可用于 Alveo U50 和 Bittware 250-SoC 开发板

通用

• XPM
  • XPM_CDC 现在通过 IPI 提供
  • 针对 Versal 提供的 URAM 初始化支持
• 基础架构与嵌入式
  • 最新 SmartConnect 特性
    • 优先级仲裁
    • 低区域模式
• 嵌入式内存生成器 (EMG) 在 Versal 的 IPI 中，取代模块内存生成器
• 嵌入式 FIFO 生成器 (EFG) 在 Versal 的 IPI 中，取代模块 FIFO 生成器

向导：

• 目前针对 Versal 提供向导
  • GTY 收发器向导
  • 高级 IO 向导
  • Clocking Wizard
• 最新收发器向导特性
  • 全面的模块自动化，信道可选择
  • 实时重配置（仅限 Versal）
  • 四通道共享（仅限 Versal）
  • 收发器桥接 IP（仅限 Versal）
• 高层次综合
  • Vitis HLS 在 Vivado 中可取代 Vivado HLS（在 v2020.1 中已经是 Vitis 的默认值）
  • 为顶部端口新增阵列重塑和分区指令
  • 简化了工具栏图标布局，为界面和 AXI-4 的猝发新增报告部分
  • 针对 Versal DSP 模块中的单时钟周期浮点累加提供推断
  • Tcl 文件不仅可创建项目，而且还可在 GUI 中直接打开 (vitis_hls -p .tcl)
  • 在“解决方案设置”→“一般”中为非默认选项提供新的单击筛选
  • 现在在 GUI 中可以看到对 AXI 接口的约束性随机测试
  • 通过 bind_storage pragma 查看片上模块 RAM ECC 标志选项
  • 在 CoSim 过程中通过 GUI 对 FIFO 的量进行交互式深度调整
  • 支持 SIMD 编程（向量数据类型）

Matlab & Simulink 附件：

• 统一的安装程序将在一个启动器中同时提供模型编写器和系统生成器

模拟

• VHDL-2008 支持
  • 移位运算符（rol、ror、sll、srl、sla 和 sra）
  • 将阵列逻辑运算符与标量逻辑运算符混合
  • 按照信号进行条件顺序分配
  • 案例生成
  • 针对全局静态表达式和局部静态表达式进行扩展
  • 范围边界内的静态范围和整数表达式
• 支持跨语言层级名称
  • 将启用 Verilog 层级名称访问 SV/Verilog 模块的 VHDL 信号
• 仿真器支持 Versal
  • Xilinx 仿真器
  • 第三方仿真器
    • Cadence Xcelium
    • Mentor Graphics 验证引擎

硬件调试

• Versal AXIS-ILA
• 调试流程改进
• 调试模块自动化改进
• 支持对 URAM 和 AXIS-ILA 跟踪存储的选择

综合

• 支持系统 Verilog 字符串类型
• VHDL-2008 中提供对定浮点数据包的支持
• 异构 RAM 的自动流水线
• 逻辑压缩指令扩展至 Versal LOOKAHEAD

实现方案设计流程

• Placer 复制 (PSIP) 改进
• 电源轨定义与功耗分析
• BUFG 至 MBUFG 全局缓冲区转换 (Versal)

设计分析和时序收敛

• RQA 和 RQS 改进

Dynamic Function eXchange (DFX)

• Dynamic Function eXchange 的抽象外壳模式
• 一个设计中的隔离设计流程 (IDF) + DFX

安装与许可

• 下载支持 Windows 的验证（摘要与签名）
• Web 安装程序的下载专用特性现在支持两个选项
  • 下载全部映像（所有产品）
  • 只下载选定的产品（可减少文件大小）

IDE 增强功能

• 最新示例设计及开发板文件下载实用程序。只下载您需要的内容，并获得访问大量 Xilinx 库以及 github 上第三方解决方案的权限。
• 改进的全新示例设计可通过下载获得

IP Integrator

• 引入全新“路径”及“网络”概念
  • 保持熟悉的外观
• 与地址编辑器完全交叉探测
  • 通过路径和／或网络突出显示
• 错误的实时高亮显示
  • 工具提示提供失败详情
• 耳目一新的“地址路径”面板
  • 冗长的路径详细信息
• 让人赏心悦目的全新“寻址查看”视图
  • 只针对可寻址内容进行了简化
  • 寻址连接的清晰视图

IP 增强功能

数据中心

• ERNIC IP 增强
  • 已改善带宽和时延，能在 100GE 线路速率下工作。
  • 改善后，支持 64 位地址。现已开始提供各种新功能：PFC 功能和立即命令。
• 新 AES IP，适用于数据中心加密应用。
• 最新 NVme 目标控制器 IP 加入主机加速器，可加速存储。
• NVMeOF 交钥匙 U50 Alveo 解决方案现已开始提供。包括一个 FPGA 位文件和文档。
• 针对 Queue DMA Subsystem for PCI Express (QDMA 4.0) 的主要修订，以改善时序、降低资源利用率并简化前向迁移。

有线／无线

• 无线
  • 为 GTH3/4 (Preproduction 2020.1) 新增的 JESD204C 支持
  • 最新 ORAN 无线电接口 IP 采用专用 SRS/PRACH AXI-stream 和 32 个空间流媒体提供 O-RU（O-RAN 无线电单元）功能。
  • 最新 400G FEC IP 可选软实现方案利用 US+ 58G GTM hard 50G KP4 FEC 节省面积和电源。
• 有线
  • AXI 以太网增加了对可切换 SGMII 和 1000BASE-X 的支持
  • 50G 以太网子系统增加了可选软 50G 'KP2' NRZ FEC
  • 集成型 100G 以太网子系统增加了可选软 100G 'KP4' NRZ FEC

通用

• 防火墙 IP — 为上游或下游方向提供保护。该 IP 有助于在 FPGA 即服务以及其它应用中对各区域进行隔离。
• SmartConnect IP 针对较低区域模式、1x1 耦合以及转换功能进行了优化。

视频与影像 IP

• SDI 子系统在本机视频接口模式下增加了 12bpc 和 HFR
• MIPI CSI 传输子系统增加了对 raw16 和 raw20 颜色格式的支持
• 视频混频器添加选项来选择比色法 BT.709 和 BT.601 支持
• HDMI2.0 子系统增加了 32 通道音频和 3D 音频支持

综合

• 能够使用 XDC 约束重写 HDL 属性，这有助于在不修改 HDL 源代码的情况下，修改综合行为。
• 通过在同一项设计中的不同语言之间增强的泛型及参数传递，重复使用并集成来自不同语言的设计。
• 在处理函数调用时，工具的性能得到了显著提升。所有语言都得到了改进。
• 一个名为逻辑压缩的新指令可使用最少的逻辑资源实现较低精度的算术函数。
• 通过在不同的资源类型上平衡阵列来避免特定资源类型的高利用率，显著改进了内存映射。

实现

Dynamic Function eXchange (DFX)​

• 嵌套 DFX 允许用户在动态区域中放一个或多个动态区域，从而可进一步提高 DFX 的灵活性
  • 支持 UltraScale 与 UltraScale+
  • 生产状态、无项目支持
• 优势
  • 更简单的验证
  • 数据中心卡正常运行时间
  • 更精细的粒度
• 所有用于部分重新配置的现有 IP 已被使用 Dynamic Function eXchange 术语的等效 IP 所取代
  • IP 在功能上等同于其以前的产品，并且很容易从 PR 升级至 DFX

实现设计流程

• Pblocks 现在在默认情况下是 SOFT 类型
• 唯一的例外：DFX Pblock 从定义上看是硬边界，不能变为 SOFT
• 优势
  • 单元布置在 Pblock 边界之外，可以提高设计性能（更短的线路长度，更少的拥塞）

设计分析和时序收敛

• 报告多达 3 个自定义策略的 QoR 建议预测，以提高性能
  • 预计会比默认情况下及 Performance_Explore 下得到的结果更好
  • 节省编译时间，减少扫描许多策略的工作。
  • 运行 report_qor_assessment (RQA)，检查设计是否与策略预测相适应。
• report_ram_utilization 报告已彻底修改，提供了相关信息。
  • 进行内存资源的权衡
  • 识别低效 DRAM
  • 查看后期选项优化
  • 性能／功耗瓶颈

功耗分析

• Vivado 现在支持电源轨报告
  • 电源报告可计算电轨与电源的电流总预算及电流预算
  • 电源轨定义包含在电路板文件中
• 电轨报告现在可用于 Alveo U50

器件支持

以下生产器件已投入量产：

• Virtex UltraScale+ HBM: XCVU31P、XCVU33P、XCVU35P 和 XCVU37P

安装与许可

• 介绍 Xilinx 统一安装程序，使所有 Xilinx 工具的安装更轻松。单个统一安装程序有助于用户安装所有 Xilinx 工具，如 Vitis、Vivado、支持云部署的本地安装、Bootgen、Lab Edition、硬件服务器以及文档导航器等。

IDE 增强功能

• 文本编辑器的新一代 linter（基于 Sigasi）​
  • 增强 syntax 检查
  • 自动完成
  • 转向定义
  • 查找用法
  • 自动格式化／缩进
  • 通过项目设置启用

Model Composer

• 增强了对矢量信号维数的支持：改进代码生成基础架构，在设计中处理矢量 [N] 信号，从而提高性能。
• 针对矢量参数增强了的常数块：常量块现在支持将矢量参数解释为 1-D，类似于 Simulink 库中相应的常量块
• 优化 DSP 块的全新示例设计
  • 使用 2D-FFT 重建 MRI 图像
  • 使用 FIR 块构建低通滤波器设计
  • 使用 FIR 块构建图像流畅滤波器
• C/C++ 函数导入的增强功能：改进了显示在诊断查看器中的错误及警告消息，使自定义代码能够更好地排查问题。
• 自定义 IP 目录导出类型的 IP 属性：为从综合设计打包的 IP 指定 IP 属性，包括名称、版本和硬件描述语言（VHDL 或 Verilog）。
• 器件选择器中的搜索功能：基于多个条件，使用 Model Composer Hub 块上的器件选择器对话框，快速搜索部件和开发板。
• FIR 块支持多通道处理：FIR 块的增强功能支持将输入信号中的处理列作为数据的独立通道，执行多通道滤波运行。
• 所支持的 MATLAB 版本：R2018a、R2018b、R2019a 和 R2019b

IP Integrator

• Versal 支持和阻止自动化可通过 IP 实现 GT 向导。允许在一个 GT Quad 中混合 IP 协议。
• 隐藏或着色网／块，以便在方框图中更好地显示

IP 增强功能

• SmartConnect 增强功能
  • 新的区域优化可实现更小的开关配置
  • LinkBlaze 拓扑支持
  • SystemC 模型现已推出
• 用于 UltraScale+ 器件的 URAM 回读／回写 IP
  • 解决了为进行调试而访问 URAM 数据的问题
  • 允许数据初始化
• HBICAP
  • 有助于嵌入式处理器通过内部配置访问端口 (ICAPEx) 访问 FPGA 配置内存
  • 允许用户在操作过程中修改电路功能性
• FIR 编译
  • Versal 优化支持 DSP58 的新特性以及更大的总线宽度
• 离散傅里叶变换 (DFT)
  • 5G 的增强功能
  • 支持所有点大小，可满足 38.211 要求
  • 2019.2 的异步版本（仅 EA）
• LTE 下行信道编码器
  • 漏洞修复： 如果在特定周期取消了无效输入，则可解决行为不正确的问题

• 视频与图像 IP
  • MIPI DSI TX：添加 2.5Gb / s DPHY 和 DCS 长数据包支持
  • MIPI CSI RX：通过删除寄存器接口的新资源优化选项。
  • 基于 Spartan 701 MIPI CSI RX - DSI TX 的应用示例设计
  • DisplayPort Subsystems: HDCP2.2 示例设计
  • 支持 SDI Subsystem 和 YUV 444

RTL 综合

• SystemVerilog 虚拟接口支持
• VHDL 语言支持增强
  • 支持 TIME 物理类型
  • 函数的编译时间更短
  • 提高了错误处理功能
• XPM_MEMORY​
  • 对非对称 RAM 的输出寄存器进行异步重置
  • 同时支持块 RAM 和 UltraRAM
• 允许使用 MARK_DEBUG 引脚进行实例优化
  • 以前被视为 DONT_TOUCH
• 重新定时寄存器流水线的控制集，以启用针对 SRL 的映射

实现

• Dynamic Function eXchange (DFX)
  • 部分重配置 (PR) 是整个 DFX 解决方案的一部分
    • DFX 包含芯片功能、Vivado 设计流程以及部分重配置 IP 等
    • 跨越所有架构，从 7 系列到 Versal
    • 新特性将帮助设计人员进入未来版本
    • 在 Xilinx.com 上阅读更多精彩内容
  • AXI 高带宽 ICAP 接口 IP
    • 每个事务处理支持 256 拍的 AXI 读写猝发
    • 可选 AXI4-Stream 主设备接口，可用于通过每个事务处理不受限制的猝发获得读取数据路径
    • 内存映射的 AXI4 从设备接口
    • 支持高达 230 字节的写读传输
    • 文档位于： PG349 ​

• 实现设计流程
  • Vivado 实现默认策略的默认值现可启用 PhysOpt
  • 新的 phys_opt 默认指令
    • 与以前的版本相比，更少的优化路径
    • 侧重于处理时序异常值
    • 极快的运行时
  • 添加到“Physical-Synthesis-in-Placer”(PSIP) 的 LUT 组合优化
  • opt_design 中 BUFG/CE 路径的最新优化
    • 减少时序收敛的时钟歪斜

• 设计分析与时序收敛
  • RQS 战略预测
    • 使用 ML 预测前 3 个实现策略
    • report_qor_suggestions -strategy
  • RQA (report_qor_assessment)​
    • 提供使用增量编译和 RQS 实现策略的指南
    • 添加 report_failfast 摘要，以便在实现之前捕获设计问题
  • 新的拥塞标准：用于改进拥塞可视化的互连拥塞等级（Windows -> 标准）
  • 增加 LUTRAM 报告的 report_ram_utilization
  • 用于检查 MMCM 之间的不安全 CDC 的最新 UltraFast 方法

• 增量编译
  • 增量实现指令
    • 快速：以最少的定时工作实现最快的运行时间
    • RuntimeOptimized：支持快速运行时的同时，保持时序
    • TimingClosure：尽量满足时序要求
    • 无需修改地点和路由指令
      • 工具可通过原始指令自动决定运行增量还是默认值
  • 改进了增量实现流程中的 phys_opt_design 性能
    • 更精确的定位优化
    • 总体上更好的 P&R 重复使用
  • 增量综合：设计重复使用现在考虑对 synth_design 选项的改变

Vivado 仿真器

仿真

• 在 Vivado Simulator (XSIM) 中引入 UVM 1.2 支持，使用户能够使用基于 UVM 的测试台创建高质量的验证环境

器件支持

该版本中支持以下生产器件：

• 航天级 Kintex UltraScale：- XQRKU060
• XA Kintex-7：- XA7K160T
• Virtex UltraScale+ HBM (-3)：- XCVU31P、XCVU33P、XCVU35P、XCVU37P

Vivado 工具

• 通用

  • 增加了对基于命令行的 Web 安装程序的支持，从而提高了安装 Xilinx 工具的用户体验和工作效率
  • 支持磁盘使用优化，可减少安装 Vivado 工具的空间占用
  • Xilinx 已停止提供 Vivado 工具 DVD
    
    

• DSP 系统生成器

  • 2 个最新超高采样率 (SSR) 块：将向量断言及向量关系块添加至 Xilinx SSR 块库，用于为 Zynq UltraScale+ RFSoC 部件等 Xilinx 器件构建超高采样率 (SSR) 设计。如欲了解有关超高采样率设计及最新模块库的更多详情，请参阅用户指南。
  • 所支持的 MATLAB 版本：R2018a、R2018b 和 R2019
    
    

• Vivado 高层次综合

  • 可将 C 语言函数标记为黑箱，替换为用户提供的等效 RTL 模块
  • 数据流适用范围现在可扩展，以通过最新“稳定的”pragma/directive 支持一个阵列的多个读取器
  • 可通过数据流 pragma/directive 指定一个数据流交替缓冲序列，以提高并行执行能力
  • 修改后的内存资源 pragma/directive 允许指定存储类型及时延
  • 用户可将 ap_ctrl_none 范围设置为数据流区域，以提高吞吐量
  • C 库
    • C++ 模板化超高采样率 (SSR) FFT 函数。脉动阵列架构，支持每个时钟周期的多个数据采样（整数或定点）
    • 通过 xfOpenCV 增强 OpenCV 支持（版本说明）
    • 全面的 math.h 函数集现针对定点数据类型进行了本地优化
      
      

• RTL 综合

  • 增加了 VHDL-2008 特性，包括数据包通用术语、字符实体通用类型和通用函数。
  • 增量综合现已提供，可为 Vivado 项目提供可选自动增量模式。
    
    

• Model Composer

  • DSP 模块库： 最新 FFT、IFFT 和 FIR 块现在可使用 Model Composer 来设计和实现信号处理算法
  • 吞吐量控制的增强功能：支持吞吐量控制的块阵容更强大。使用支持的块构建设计并控制实现方案的吞吐量需求，无需对设计进行任何结构修改
  • 支持流媒体数据的其它模块：使用支持流媒体数据运行的更广泛块集设计和实现具有高吞吐量需求的算法。示例：查找表、延迟、矩阵乘法和子矩阵等。
  • C/C++ 函数导入过程中的增强复杂性支持：除了 std::complex 之外，还增加了对导入函数（使用 hls::x_complex 类型）的支持，从而在自定义块中扩展了对复杂信号的支持。
  • C/C++ 函数导入的增强功能：使用 xmcImportFunction 特性为您的设计创建自定义“源”块
  • 增强了对行矩阵及列矩阵信号维数的支持：改进代码生成基础架构，在设计中处理行矩阵 [Nx1] 和列矩阵 [1xN] 信号，从而提高性能。
  • 支持的 MATLAB 版本：R2018a、R2018b 和 R2019a
    
    

• 互动设计环境

  • 自动向项目摘要仪表板添加新运行
  • 能够‘保存为’报告策略
    
    

• 电路板流程与示例设计

  • 只需在 GUI 中单击一下，就可直接从 Github 下载并安装第三方电路板
      

• Vivado 仿真器

  • 引入对 SystemVerilog 功能覆盖和报告生成（.txt 或 .html）的支持
  • 支持对并发区域中的属性和序列进行断言
  • 增强的约束随机化 supportNew 协议实例窗口，可在设计中显示 AXI 接口
  • 方框图中的“Mark Simulation”特性，可直接在波形查看器中添加 AXI 接口
     

• IP 安全

  • 设计中的加密块将隐藏在原理图和层级查看器中。引入了适当的最新 xilinx_schematic_visibility，其可通过切换开关来修改默认行为
  • 更新的 Xilinx Vivado 公开密钥，可作为定期安全更新的一部分
     

• 实现

  • 最新 AXI Regslice IP 可高速通过 SLR，自动插入流水线。
    • 提高 Virtex UltraScale+ HBM 设计性能（高达 450 MHz）。
    • 支持所有 UltraScale 和 UltraScale+ 器件。
    • 基于属性的机制，可用于自定义总线及接口。
  • 布置过程中，高扇出网的物理优化更快。
  • 自动 SLR 交叉寄存器的使用，可提高性能，减少 QoR 变化
  • 对于带有许多时序异常的设计，报告方法的运行速度可提高 2 倍。
  • opt_design 添加一个 SRL remap 选项，可在 SRL 位移寄存器原语和寄存器链之间转换。允许平衡利用率和性能。
    
    

• 约束与分析

  • 软 Pblock：可使 Pblock 边界变软，允许各单元按要求移动，以提升性能。
  • SLR Pblock：现在可使用 SLR 指定 Pblock 范围，以实现更简单的定义。
  • report_methodology 命令可添加与时序相关的新方法检查。
  • report_qor_suggestions (RQS) 的建议现在是基于对象的，由实现流程命令自动应用。
  • 重新构建 report_ram_utilization 命令，可为稀疏性及时序临界性提供更有意义的统计信息。
    
    

• 功耗分析

  • UltraScale+ XPE 包含更详细的 RF 数据转换器设置，用于 Zynq UltraScale+ RFSoC Gen 3 器件的功耗分析。
  • UltraScale+ XPE 添加一个 HBM 向导，为 HBM 功耗分析提供系统级参数输入，以便自动生成相应的电子表格条目。
    
    

• Vivado 调试

  • IBERT GTM：在 GTM 及串行 I/O 分析仪的 IBERT 设计中，可使用 PAM4 和 NRZ 调制为 GTM 收发器实现 9.8 Gb/s 的线路速率，最高可达 58 Gb/s。支持 PAM4 信令的正向纠错 (FEC) 模式以 160 位数据位宽模式和内部 PRBS 模式提供（FEC 不支持 NRZ）。此外，还为眼交叉分析筛选器、直方图和不同链接的信噪比信息提供新的绘图功能。
    
  • Busplot Viewer：逻辑分析仪现在为调试 DSP 和 RF 应用提供 Busplot Viewer 功能。这允许用户根据探针值、时间或样本以及其它探针数据绘制不同的图表。查看器允许用户选择任何信号，用作 X 轴和 Y 轴数据，在同一图上绘制多个图形。
  • HBM Monitor：全新内存调试功能可用于监控 HBM 设计状态及性能。与内存校准调试类似，HBM 监控器仪表板将显示 HBM 内存模块的校准状态和静态温度，以及各种吞吐量信息和不同通道上的监控活动。
    
  • RF Analyzer：用于调试 ZU+ RFSoC 器件的 RF 分析仪工具现已提供。该工具主要用在用户电路板上，帮助了解电路板在高频率应用中的性能。RF 分析仪将相同的基本 GUI 用作 RFSoC 评估工具。RF 分析仪虽然提供大量类似的特性，但与电路板无关。RF 分析仪无需使用特定电路板实现信息，依赖 BRAM 缓冲器，而不是 DDR RAM，电路板需要时，可要求用户配置一个外部锁相环，并可通过 JTAG 在主机 PC 和目标电路板之间通信。

• IP

  • 最新 50G RS-FEC（544、514）：用于 5G 无线应用的最新 FEC (2x26G) NRZ，在添加外部 bitmux 芯片时，可实现 PAM-4 应用
  • 集成型 UltraScale/UltraScale+ 100G 以太网子系统：全新可选 AXI 数据总线接口支持基于标准的接口
  • 10G/25G 以太网子系统、40G/50G 以太网子系统、集成型 UltraScale/UltraScale+ 100G 以太网子系统、USXGMII、1G/10G/25G 以太网交换子系统：通过基于所选特性创建统计逻辑，实现尺寸优化的统计计数器
  • 视频与影像 IP：视频处理内核新增对 8K30 分辨率的支持，视频混频器增加 16 层混合，而帧缓冲器则新增对 12 和 16bpc 的支持；
  • SmartConnect: 提高了面积效率、特别适合小型配置和 AXILite 端点
  • AXI Bram 控制器：改善了单拍事务处理的性能。可配置的读取时延，适用于紧密的时间间隔。

• 部分重配置

• 任何 Vivado 版本都不再需要用于部分重新配置的许可证
  
  

下载 Vivado Design Suite 2018.3 ，可支持：

• Virtex UltraScale+ 58G ES1 器件：— XCVU27P、XCVU29P
• Virtex UltraScale+ HBM：XCVU31P、XCVU33P、XCVU35P 和 XCVU37P
  
  
• Vivado 功能：
  • QoR 改进 — Fmax 提高 3%，路由器编译速度比 2018.1 (UltraScale+) 快 2 倍
  • 可在运行或运行步骤之间轻松比较报告结果
  • 基于 AXI 事务处理的全新波形查看器
  • 可更便捷控制版本的 Diff 方框图
  • 报告 QoR 分析可帮助实现早期时序收敛分析
    
• IP 子系统／内核：
  • 无线技术：最新 10G 及 25G 以太网无线电成帧器
    • eCPRI 示例设计
    • 支持 NGFI IEEE 1914.3
  • 无线技术：最新 25G 高时效网络 (TSN)， 适用于 802.1CM
  • 有线： 400G、 200G、 100G 和 50G Ethernet，支持 US+ 58G GTMs
  • 通过硬件调试器提供 HBM 分析控制台
  • 视频 IP：所有 HLS 视频处理内核现在都免许可证，并与 Vivado（VPSS、视频混频器、视频 TPG、帧缓冲器 WR/RD、伽玛 LUT、Demosaic、VTC）一起安装。用于场景变化检测和多输出定标器的两个新内核
      
• 嵌入式软件：
  • PetaLinux 切换至独立的 XSCT 基础架构
  • 更稳健的多媒体基础架构，包括音频支持
  • 新许可证消除了设备限制
  • 升级到 Xen 4.11 的 Xen Hypervisor
  • 在 MicroBlaze 中支持 64 位内存寻址
• 量产级器件：
  • 国防级 Zynq UltraScale+ RFSoC：- XQZU21DR (-1M), XQZU28DR (-1M, -1, -1LV, -1L, -2)
  • 国防级 UltraScale+ MPSoC：— XQZU3EG（-1M, -1、-1LV、-1L、-2）、XQZU9EG ( -1M、-1、-1LV、-1L、-2)