第二代串行 RapaidIO logicore IP

第二代串行RapaidIO logicore IP 端点解决方案，符合 RapidIO Gen 2.1 规范要求，其包含一个高度灵活且优化的串行 RapidIO 物理层内核和一个逻辑 (I/O) 与传输层内核。此 IP 解决方案将以网表的形式为示例设计代码提供支持。Gen 2 IP 支持 1x、2x、和 4x 信道宽度。其配套提供可配置的缓存设计、参考时钟模块、复位模块以及配置结构参考设计，为特定应用选择所需的功能模块提供了高度的灵活性。该解决方案提供 Verilog 设计环境支持。此 IP 核将为数据路径提供 AXI-4Streaming 接口，并为配置（维护）事务处理提供 AXI-4 Lite 接口。设计此内核的目的是为了确保时序的可预测性，从而可大幅降低工程设计时间的投入，并将资源主要应用于用户特定的应用逻辑中。

如需了解 Serial RapidIO Gen 1.3（是对 Gen 2.5G 线速的扩展）Xilinx LogiCORE IP 核，请访问Serial RapidIO LogiCORE IP