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PLBv46 至 PCI 全桥

  • 产品编号:
    • EF-DI-PCI32-SP-PROJ
    • EF-DI-PCI32-IP-SITE
    • EF-DI-PCI-AL-SITE
    • EF-DI-PCIX64-VE-SITE
  • 许可证: Core License Agreement
评估IP
概述

产品描述

PLBv46 至 PCI 全桥设计可在 Xilinx PLB 和符合 32 位 Revision 2.2 标准的外设组件互连 (PCI) 总线之间提供全桥功能。

该 PCI32 内核提供 PCI 总线接口。在 Xilinx LogiCORE IP PCI32 接口 v3、Xilinx LogiCORE PCI32 接口 v4 产品规范以及 Xilinx LogiCORE IP PCI v3.0 及 v4.1 用户指南中均可查看 LogiCORE™ IP PCI32 内核工作的详细信息。

主机桥接功能（通常称为北桥功能）是一项可选择的功能。配置读写 PCI 命令可从桥接器的 PLB 侧执行。PLBV46 PCI 桥接器只支持 32 位／33 MHz PCI 总线。

PLBV46 PCI 桥接器设计所提供的参数有助于客户配置该桥接器，以适应客户应用。PCI 命令支持的参数化特性及异常情况在数据手册中介绍。

针对所有 PCI32 LogiCORE IP 核授权商提供。

主要特性与优势

  • 独立 SPLB、MPLB 和 PCI 时钟
  • 支持 33 MHz、32 位 PCI 总线
  • 利用两对 FIFO 开发独立主从 PLBV46 IPIF 模块。
  • 包括适用于远程 PCI 启动程序事务处理的主 IP 模块。
  • 包括适用于远程 PLB 主设备事务处理的从 IP 模块。
  • PLBV46 IPIF 附件具有的定时器可限制完成读写数据相位工作的时间。当该定时器过期时，Sl_MErr 信号就会得到断言。查看 PLBV46 IPIF 产品规格，了解详情。
  • 全桥功能
    • 远程 PCI 目标的 PLB 主设备读写（单个和突发）
    • 远程 PLB 从设备的 PCI 启动程序读写（单个和多个）
    • 按照其相关内存指示器参数的指定，只针对 PCI I/O 空间的 PLB 主设备读写提供 I/O 读取和 I/O 写入命令支持。PLB 侧的所有内存空间均指定为 PCI 传感的内存空间，因此，I/O 命令不能用于访问 PLB 侧的内存。
    • 支持配置读写。
    • 支持 PCI 内存读取线 (MRL) 命令。
    • 支持 PCI 内存写入无效 (MWI) 命令。
    • 以独特的内存 PCI 内存空间支持多达 3 个 PCI 设备
    • 支持突发传输的同步 FIFO 必要时可支持并备份重试传输的功能。
    • PCI 监控器输出端口可监控 PCI 总线活动

技术支持

器件系列:

设计工具:

技术文档

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