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  3. AR# 39164: Design Advisory for the Virtex-6 Integrated Block for PCI Express - Need to set BANDWIDTH attribute on MMCM to Low

AR# 39164

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有关 Virtex-6 PCI Express 集成模块的设计咨询 — 需要将 MMCM 上的 BANDWIDTH 属性设置为 Low

描述

找到的版本: v2.1、v1.1
欲了解已解决的版本及其它已知问题: 请查看(Xilinx 答复 45723)。

在使用 ISE 12.3 或旧版 软件时，MMCM 上的 BANDWIDTH 设置会默认设定为错误值，并且可能导致输出时钟的相位差。只要 ISE 12.3 或旧版软件处于使用状态，这会影响所有版本的内核，其中包括 v1.3 rev 2 目标 ES 芯片。 如需此问题的一般信息，敬请参阅（Xilinx 答复 38132）。

解决方案


此封装不会明确设置 BANDWIDTH 属性，可以使用工具将其设置为默认值。但是在 ISE 12.3 或旧版软件中， 工具会错误设置该属性。

要解决此问题，请修改 pcie_clocking.v[hd] 并将 BANDWIDTH 属性添加到 MMCM_ADV 实例上的参数列表中。该问题将在 ISE 12.4 以及更高版本软件中得到解决，以便 BANDWIDTH 属性默认设置为正确值。当用户使用 ISE 12.4 或更高版本软件时，无需修改 pcie_clocking.v[hd] 文件。

这将适用于内核支持的所有参考时钟频率 (100 MHz、 125 MHz 和 250 MHz） 。由于 DIVCLK_DIVIDE 被设置为“2”，因此相位频率检测器的实际 输入时钟频率为 125 MHz，因此它适用于 250 MHz。

Verilog

MMCM_ADV #(

     .BANDWIDTH("LOW"),

    //5 代表 100 MHz , 4 代表 125 MHz , 2 代表 250 MHz
    .CLKFBOUT_MULT_F (mmcm_clockfb_mult),
    等

    ) mmcm_adv_i (...etc...


VHDL

mmcm_adv_i : MMCM_ADV
   generic map (

    BANDWIDTH => "LOW",

     --5 代表 100 MHz , 4 代表 125 MHz , 2 代表 250 MHz
    CLKFBOUT_MULT_F =>mmcm_clockfb_mult,

    etc... )
port map ( ...etc...

如果无法再次实现该设计，请使用 FPGA 编辑器来修改 MMCM 属性，重新运行时序分析并重新生成比特流。 有关详细信息，敬请参阅（Xilinx 答复 38132）。

修改历史
01/18/2012 - 更新; 新增参考至 45723
07/05/2011 - 更新标题
12/10/2010 - 在修改版本的说明中添加备注
11/17/2010 - 初始版本 

注意: 找到的版本"指首先出现该问题的版本。 该问题可能也出现于较早版本，但未对较早版本进行特定测试。

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
45723 Virtex-6 FPGA Integrated Block for PCI Express - Release Notes and Known Issues for all AXI Interface Versions N/A N/A

相关答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
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37937 Virtex-6 FPGA Integrated Block Wrapper for PCI Express - Resolved issues in v2.1 N/A N/A
33775 有关 Virtex-6 FPGA 的 PCI Express 集成模块封装的设计咨询 N/A N/A
AR# 39164
日期 05/20/2012
状态 Active
Type 设计咨询
器件 More Less
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