AR# 44549

描述

向 7 系列 FPGA 收发器中 PLL 提供的参考时钟质量会极大地影响发送抖动和接收抖动容限的性能。参考时钟的抖动或相位噪声对于决定其性能至关重要。其中相位噪声是首选的规范方法，因为它允许设计人员集成各种频率组件，而这些组件可能被基于时间的抖动规范所忽略。

此答复记录包含 Xilinx 根据所用 PLL 设置所推荐的参考时钟相位噪声极限。

解决方案

需根据使用的参考时钟情况，应用不同的掩膜。下表列出了参考时钟相位噪声不能超过的掩膜点。如果参考时钟超过了这些掩膜，会在 TX 数据上导致额外的抖动。

对于 7 系列 GTX 和 GTH 收发器而言，下表提供了面向 QPLL 和 CPLL 的相位噪声掩膜。 对于 7 系列 GTP 收发器而言，CPLL 表格提供了相位噪声掩膜。

QPLL:

注意：如果您所需的参考时钟速率未在上表中列出，请使用最接近的参考时钟频率的相位噪声掩膜。

CPLL:

注意：如果你所需要的参考时钟频率未在上表中列出，请使用最接近的参考时钟频率的相位噪声掩膜。

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