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AR# 45360

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Kintex-7 和 Virtex-7 FPGA GTX 收发器的设计咨询 - 一般工程样品 (ES) 芯片的属性更新、问题和解决方法

描述

此设计咨询包含了有关 Kintex-7 和 Virtex-7 FPGA GTX 收发器一般工程样品 (ES) 芯片的属性设置、问题和 解决方法方面的信息。

解决方案

1. GTX 收发器一般工程样品 (ES) 芯片的属性更新

此表显示了对一般 ES 芯片进行可靠操作所需的 GTX 属性更新。

  初始 ES 比特流不能用于一般 ES 芯片，反之亦然。ISE Design Suite 13.4 在使用 1.6 版的 7  系列 FPGA 收发器向导时， 会在本机生成以下属性更新。1.5 版的向导仅支持初始 ES 芯片设置，而 1.6 版仅支持 ISE 13.4 中的通用 ES 芯片设置。

使用 v2.1 版或更早版本向导生成的通用 ES 比特流不能用于量产芯片，反之亦然。在使用 ISE Design Suite 14.2 时，必须为通用 ES 芯片提供 7 系列的 FPGA 收发器向导 2.2 版本，并且该比特流与 GTX 量产芯片相兼容。然而，对于下表中的最新 RXCDR_CFG 设置，则必须使用 ISE 14.3/Vivado 2012.3 中的 v2.3 版向导，该版本同时支持通用 ES 和量产 GTX。 如果使用 ISE 14.4/Vivado 2012.4， 则必须使用 v2.4 版向导，该版本同时支持通用 ES 和量产 GTX 芯片。如欲了解有关向导版本支持的不同芯片修订版本的更多详情，敬请参考 （Xilinx 答复 46048）。

 

 

属性
 值
BIAS_CFG

64'h0000040000001000
CPLL_CFG 24'hBC07DC
QPLL_CFG

QPLL 下带: 27'h06801C1

QPLL 上带: 27'h0680181

QPLL_LOCK_CFG

 16'h21E8
QPLL_CP 10'h01F
QPLL_LPF
 4'hF

RXCDR_FR_RESET_ON_EIDLE

1'b0
RXCDR_PH_RESET_ON_EIDLE 1'b0
RXCDR_HOLD_DURING_EIDLE
 1'b0
RX_DEBUG_CFG 12'h000
RXCDR_CFG 全速(1) 半速(2) 1/3速(4) 1/8速(4)
打乱的及预打乱模式 8B/10B

CDR setting < +/- 200 ppm

LPM 模式:

72'h0B_0000_23FF_1040_0020 (> 6.6 Gb/s)

72'h03_0000_23FF_1020_0020 (<= 6.6 Gb/s)

DFE 模式:

72'h0B_0000_23FF_1040_0020 (> 6.6 Gb/s)

72'h03_0000_23FF_2040_0020 (<= 6.6 Gb/s)

 

CDR setting < +/- 700 ppm

LPM 模式:

72'h0B_8000_23FF_1040_0020 (> 6.6 Gb/s)

72'h03_8000_23FF_1020_0020 (<= 6.6 Gb/s)

DFE 模式:

72'h0B_8000_23FF_1040_0020 (> 6.6 Gb/s)

72'h03_8000_23FF_2040_0020 (<= 6.6 Gb/s)

CDR setting < +/- 1250 ppm

 

LPM 模式:

 

72'h0B_8000_23FF_1020_0020 (> 6.6 Gb/s)

72'h03_8000_23FF_1020_0020 (<= 6.6 Gb/s)

 

DFE 模式:

 

72'h0B_8000_23FF_1020_0020 (> 6.6 Gb/s)

72'h03_8000_23FF_1020_0020 (<= 6.6 Gb/s)

 

CDR setting < +/- 200 ppm

LPM/DFE 模式:

72'h03_0000_23FF_4020_0020

 

CDR setting < +/- 700 ppm

LPM/DFE 模式:

72'h03_8000_23FF_4020_0020

 

CDR setting < +/- 1250 ppm

LPM/DFE 模式:

72'h03_8000_23FF_4020_0020

 

CDR setting < +/- 200 ppm

LPM/DFE 模式:

72'h03_0000_23FF_4010_0020

 

CDR setting < +/- 700 ppm

LPM/DFE 模式:

72'h03_8000_23FF_4010_0020

 

CDR setting < +/- 1250 ppm

LPM/DFE 模式:

72'h03_8000_23FF_4010_0020

CDR setting < +/- 200 ppm

LPM/DFE 模式:

72'h03_0000_23FF_4008_0020

 

CDR setting < +/- 700 ppm

LPM/DFE 模式:

72'h03_8000_23FF_4008_0020

 

CDR setting < +/- 1250 ppm

LPM/DFE 模式:

72'h03_8000_23FF_4008_0020

非预打乱模式 8B/10B

CDR setting < +/- 200 ppm

LPM 模式:

72'h03_0000_23FF_1040_0020

 

CDR setting < +/- 700 ppm

LPM 模式:

72'h03_8000_23FF_1040_0020

 

CDR setting < +/- 1250 ppm

LPM 模式:

72'h03_8000_23FF_1040_0020

CDR setting < +/- 200 ppm

LPM 模式:

72'h03_0000_23FF_1020_0020

 

CDR setting < +/- 700 ppm

LPM 模式:

72'h03_8000_23FF_1020_0020

 

CDR setting < +/- 1250 ppm

LPM 模式:

72'h03_8000_23FF_1020_0020

CDR setting < +/- 200 ppm

LPM 模式:

72'h03_0000_23FF_1010_0020

 

CDR setting < +/- 700 ppm

LPM 模式:

72'h03_8000_23FF_1010_0020

CDR setting < +/- 1250 ppm

LPM 模式:

72'h03_8000_23FF_1010_0020

CDR setting < +/- 200 ppm

LPM 模式:

72'h03_0000_23FF_1008_0020

CDR setting < +/- 700 ppm

LPM 模式:

72'h03_8000_23FF_1008_0020

CDR setting < +/- 1250 ppm

LPM 模式:

72'h03_8000_23FF_1008_0020

使用 SSC 设置的 SATA REFCLK PPM(5) 72'h03_8000_8BFF_1020_0010 (Gen 3 6 Gb/s) 72'h03_8800_8BFF_4020_0008 (Gen 2 3 Gb/s) 72'h03_8000_8BFF_4010_0008 (Gen 1 1.5 Gb/s)
RXCDR_LOCK_CFG

6'b010101(6)
RX_BIAS_CFG

12'b000000000100

RX_OS_CFG
 13'b0000010000000
RX_DFE_LPM_HOLD_DURING_EIDLE 1'b0
PMA_RSV

32'h 0001_8480(7)

32'h 001E_7080(8)

PMA_RSV2[5]

1'b1 (9)

10'b0(1)

ES_EYE_SCAN_EN TRUE
RX_CM_SEL 2'b11
PMA_RSV2[4], RX_CM_TRIM 1'b1, 3'b010 (11)
PCS_RSVD_ATTR[8]

1'b1(12)

13'b0(1)

RX_DFE_XYD_CFG 13'h0000
DFE 模式 内部串行回路 信道
RX_DFE_GAIN_CFG 23'h0207EA 23'h020FEA
RX_DFE_VP_CFG 17'b00011111100000011 17'b00011111100000011
RX_DFE_UT_CFG 17'b10001000000000000 17'b10001111000000000
RX_DFE_KL_CFG 13'b0000011111110 13'b0000011111110
RX_DFE_KL_CFG2 32'h3788140A 按照用户指南 (UG476) 使用模型(14)
RX_DFE_H2_CFG 12'b000110000000 12'b000000000000
RX_DFE_H3_CFG

12'b000110000000

 12'b000001000000
RX_DFE_H4_CFG 11'b00011100000 11'b00011110000
RX_DFE_H5_CFG 11'b00011100000 11'b00011100000
RX_DFE_LPM_CFG 16'h0954 16'h0954
LPM 模式 短信道（<=2.5 分贝衷减） 长信道（>2.5 分贝衷减）
RXLPM_HF_CFG 14'b00000000000000 14'b00000011110000
RXLPM_LF_CFG 14'b00000000000000 14'b00000011110000
RX_DFE_LPM_CFG

16'h0904(15)

16'h0104(16)

16'h0904(15)

16'h0104(16)

注：

  1. CPLL/QPLL 全速设置：针对 5.93 至 8.0 Gbps 线速和 9.8 至 10.3125 Gbps 线速的 QPLL 操作，以及使用一阶分频器的 3.2 至 6.6 Gbps 线速的 QPLL 操作。
  2. CPLL/QPLL 半速设置：针对 2.965 至 4.0 Gbps 线速以及 4.9 至 5.15625 Gbps 线速的 QPLL 操作，以及使用二阶分频器的 1.6 至 3.3 Gbps 线速的 QPLL 操作。
  3. CPLL/QPLL 1/4速设置：针对 1.4825 至 2.0 Gbps 线速以及 2.45 至 2.578125 Gbps 线速的 QPLL 操作，以及使用四阶分频器的 0.8 至 1.65 Gbps 线速的 QPLL 操作。
  4. CPLL/QPLL 1/8速设置：针对 0.74125 至 1.0 Gbps 线速以及 1.225 至 1.2890625 Gbps 线速的 QPLL 操作，以及使用八阶分频器的 0.4 至 0.825 Gbps 线速的 QPLL 操作。
  5. 此设置支持使用 SSC 的 REFCLK PPM 的 SATA 要求：使用 33KHz FM 三角调制的 -5000PPM 的 +/-700PPM。 
  6. 系统不支持 RXCDRLOCK 端口。建议验证输入数据。
  7. 较低线速：CPLL 全频范围，5.93 GHz <= QPLL VCO 频率 <= GHz
  8. 较高线速： QPLL VCO 频率 > 6.6 GHz
  9. 在使用眼扫描功能时，必须将 ES_EYE_SCAN_EN 和 PMA_RSV2[5] 设置为 1'b1。
  10. 在不使用眼部扫描时，必须将 ES_EYE_SCAN_EN 设置为 1'b1，将 PMA_RSV2[5] 设置为 1'b0。
  11. 可编程，设置为 800 mV。 在 RX_CM_SEL = 2'b11 时应用。 在 LPM 模式下，当 RX_CM_SEL = 2'b00 时，将忽略 PMA_RSV2[4] 和 RX_CM_TRIM。
  12. 对于使用 OOB（PCI Express 和 SATA/SAS 等）的设计，必须将 PCS_RSVD_ATTR[8] 设置为 1'b1。
  13. 对于不使用 OOB 的设计，必须将 PCS_RSVD_ATTR[8] 设置为 1'b0；将 RXELECIDLEMODE[1:0] 设置为 2'b11，并将 RXBUF_RESET_ON_EIDLE 设置为 FALSE。
  14. RX_DFE_KL_CFG2 应基于通道插入损耗设置 - 参考 UG476 表 4-12 和 4-13。收发器向导 v2.6，之后将其设置为 32'h301148AC，假设最坏的情况发生- 在 Nyquist 频率下信道插入损耗 25 - 30 dB  
  15. 线速 <= 6.6 Gb/s.
  16. 线速 > 6.6 Gb/s.

 

2.一般 ES 芯片 GTX 勘误项

此部分是指一般 ES 芯片的 Kintex-7 FPGA CES 勘误信息。

  1. CPLL 电源已关闭

如果条件 (a) 和 (b) 持续超过 8000 小时，则 GTX 收发器 CPLL 会停止响应：

  1. 已为 MGTAVCC 和 MGTAVTT 加电。
  2. 此设备处于下列状态之一：
    1. 尚未配置 FPGA。
    2. 已配置 FPGA，但收发器尚未实例化。
    3. 收发器已实例化，但 CPLL 处于断电状态。

在使用 QPLL 时，启用每个 CPLL 将使 MGTAVTT 电源上的电流为 30mA， MGTAVCC 电源的电流为 20 mA。

这就要求 CPLL 始终处于加电状态，即便是使用 QPLL 将 CPLL 断电端口 CPLLPD 设置为 1'b0 的情况也不例外）。

3. 使用模式

眼扫描使用模式

ES_EYE_SCAN_EN PMA_RSV2[5] 说明
TRUE 1'b0 眼扫描已禁用
TRUE 1'b1 眼扫描已启用


OOB 使用模式

PCS_RSVD_ATTR[8] 说明
1'b0 OOB 已断电
1'b1 OOB 已加电

注： 为运行 PCI Express 和 SATA/SAS 等应用，OOB 电路必须加电。

4. GTX 软件已知问题或使用模式变更

欲了解最新的 GTX 软件使用模式更改和已知问题，敬请参考 (Xilinx 答复 43339)。

5. GTX 初始 ES 向一般 ES 的移植

对于希望将设计的 GTX 初始 ES 芯片移植为一般 ES 芯片的客户，有几个问题需要考虑，请参阅 (Xilinx 答复 45410)。

修订历史
05/05/2014 - 为 SATA Gen 2/Gen 3 更新 RXCDR_CFG 设置， PMA_RSV 设置为 6.6 Gbps
11/22/2013 - 更新表，参考用户指南 UG476 的 RX_DFE_KL_CFG2 设置，因为其依赖于信道。
2012 年 12 月 12 日 - 为 SATA SSC 新增了 RXCDR_CFG 设置，并新增了在不使用 OOB 时有关 RXELECIDLEMODE/RXBUF_RESET_ON_EIDLE 的注释。
10/18/2012 - 为打乱/非打乱 8B/10B 和 非 8B/10B 模式新增/更新 RXCDR_CFG 设置。
07/19/2012 -新增 RX_DFE_XYD_CFG 值至属性表。
06/28/2012 - 更新 GTX 软件使用模式更改 (Xilinx 答复 43339) 包含最新的 GTXE2_COMMON 使用模式更改信息。  
03/22/2012 - 为 1/2 速模式更新 RXCDR_CFG 设置。
02/22/2012 - 为 1/4 速和 1/8 速添加 RXCDR_CFG 设置。添加一个 GTX 软件已知问题或使用模式变更链接。
01/12/2012——初始版本

链接问答记录

相关答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
42946 Kintex-7 FPGA 设计咨询主答复记录 N/A N/A
47690 LogiCORE IP XAUI v10.3 - VHDL wrappers need update to RXCDR_CFG attribute for 7 series GTX Transceiver N/A N/A
42944 Virtex-7 FPGA 设计咨询主答复记录 N/A N/A
AR# 45360
日期 05/23/2014
状态 Active
Type 设计咨询
器件
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