2. 技术支持
  3. AR# 4577: A1.5/F1.5 PAR : bus error (core dumped) after starting constructive placer
  4. AR# 45771: Design Advisory for the Virtex-6 Integrated Block for PCI Express - The receive interface signal m_axis_rx_tvalid might deassert in the middle of a packet when using the 128-bit x8 Gen 2 interface

AR# 45771

|

有关 Virtex-6 FPGA 的 PCI Express 集成模块封装的设计咨询 - 当使用128位x8 Gen 2 接口时, 接收接口信号m_axis_rx_tvalid可能在数据包中失效

描述


找到的版本: v2.1
欲了解已解决的版本及其它已知问题: 请查看 (Xilinx 答复记录45723).

对于使用128位接口的 x8 Gen 2 应用，用户指南上有以下说明：

"信号m_axis_rx_tvalid 从未令中间包（mid-packet）失效"

这是不正确的。

解决方案


在数据包中间， m_axis_rx_tvalid 信号有可能失效 (go Low)。用户必须通过确保 信号 m_axis_rx_tvalid 在每个周期均有效来审核输入的数据。

这种情况不适用于 64-位接口 (非 x8 Gen 2 应用)。对于 64-位接口，信号 m_axis_rx_tvalid 并未出现如用户指南所述的另中间包 （mid-packet ）失效。

如果您有任何类似的问题，请创建 WebCase 寻求 Xilinx 支持 ，并参照此答复记录号码 (45771)。

修改历史
02/01/2012 - 第一版

注意: "找到的版本"指首先出现该问题的版本。 该问题可能也出现于较早版本，但未对较早版本进行特定测试。

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
45723 Virtex-6 FPGA Integrated Block for PCI Express - Release Notes and Known Issues for all AXI Interface Versions N/A N/A
33775 有关 Virtex-6 FPGA 的 PCI Express 集成模块封装的设计咨询 N/A N/A

相关答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
33775 有关 Virtex-6 FPGA 的 PCI Express 集成模块封装的设计咨询 N/A N/A
AR# 45771
日期 07/06/2012
状态 Archive
Type 设计咨询
IP
People Also Viewed