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这些页面旨在帮助 Xilinx 客户更好地理解成功构建 Versal™ ACAP 设计的设计流程和细节。

以下问题将帮助您获得可充分满足预期设计需求的详细参考指南并提供更多详细信息的链接。

设计流程问题

如果您的设计计划包含以下任何内容，请点击 是。如果不适用，请点击 否。然后，您需要回答一系列问题，才能启动适当的快速参考指南，了解更完整的设计详细信息。

• 您的目标是基于 AI 引擎的器件吗？
• 您是希望在 Xilinx 开发板上启动单个子系统开发，还是希望在提供定制平台之前启动这项开发？
• 是否会有非 FPGA 设计人员创建 PL 或 AI 引擎内容？

关于 Versal ACAP 设计流程助手

Versal ACAP 有两种设计流程：传统设计流程和基于平台的设计流程。下面将介绍这两种设计流程的更多详情。

传统设计流程

在传统设计流程中，系统的整个 PL 部分在单个 Vivado™ 项目中定义。该项目必须包括基础 Versal 硬件 IP 块（例如 CIPS、NoC 和 I/O 控制器）以及项目所需的所有其它定制 RTL 及 IP 块。设计源可添加至 Vivado 工具，通过 Vivado 实现流程进行编译。如果系统的组成部分只有 PL 组件，则使用 Vivado 工具生成可编程器件映像 (PDI)，以对 Versal 器件进行编程。如果系统还包含嵌入式软件内容，则软件应用在 Vitis™ 环境下，通过从 Vivado 导出的固定硬件设计进行开发。该流程与 Zynq® UltraScale+™ MPSoC 使用的传统流程非常相似。

基于平台的设计流程

在基于平台的设计流程中，系统分为两个截然不同的元素：平台和处理系统。平台是一个极具形式化的设计资源，包含基本 Versal 硬件 IP 块（例如 CIPS、NoC 和 I/O 控制器）和软件特性（例如域、器件树和操作系统），可通过其构建和整合一套完整的工作系统。该平台的硬件部分是一个专用 Vivado 项目，包含的必要硬件 IP 块极少。软件组件随硬件平台一起提供，可创建自定义平台。处理系统由 PS、PL 和可选 AI 引擎特性组成，可为系统实现主要的功能。这些不同的元素可以用 Vivado 工具创建，也可以用 Vitis 环境创建。创建完成后，可使用 Vitis 环境将其集成至平台。 该流程可促进系统不同元素的同步开发，为异构系统的集成流程带来极大帮助。

请查看 Versal ACAP 设计指南，了解更多详情。