Zynq 数据表、技术参考手册和其他文档均包含 Zynq-7000 器件。
此处列举了重要的设计咨询和其他超出这些文档范围的重要事项。
Xilinx Zynq-7000 SoC 解决方案中心 (Xilinx Answer 52512) 中总结了技术内容。
2021 年 3 月 15 日发布的设计咨询
| (Xilinx Answer 76201) | Zynq-7000 SoC 设计咨询：BootROM NAND 驱动中发生缓冲器上溢 | [SECURITY] |
2021 年 3 月 8 日发布的设计咨询
| (Xilinx Answer 76125) | Zynq-7000 SoC 和 Zynq UltraScale+ MPSoC/RFSoC 设计咨询：2020.3（及更低版本）的 Bootgen 无法将旧身份验证密钥文件替换为使用“-generate_keys”选项生成的新身份验证密钥文件。 | [SECURITY] |
| (Xilinx Answer 76171) | 设计咨询：赛灵思建议用户自行为现场系统生成密钥，然后将生成的密钥提供给开发工具。 | [SECURITY] |
| (Xilinx Answer 71437) | Zynq-7000 的设计咨询：2018.2（或更早版本）U-Boot 不验证分区报头。 | [SECURITY] |
| (Xilinx Answer 71436) | Zynq-7000 的设计咨询：2018.2（或更早版本）U-Boot 在加载分区时不使用 BootROM 验证并存储在 OCM 中的 PPK。 | [SECURITY] |
2018 年 8 月 6 日发布的设计咨询
| (Xilinx Answer 71225) | 面向 Zynq-7000 的设计咨询：FSBL 在外部 DDR 中验证启动映像 | [SECURITY] |
| (Xilinx Answer 71292) | Zynq-7000 的设计咨询：FSBL 根据分区报头的内容在分区上执行安全操作。 | [SECURITY] |
2018 年 4 月 9 日发布的设计咨询提醒
| (Xilinx Answer 70537) | 针对所有 ISE 版本和 Vivado 2017.2 及更早版本的 Zynq-7000 SoC RSVDGND 引脚和 PL STARTUPE2 原语需求的设计咨询 |
2016 年 11 月 1 日发布的设计咨询提醒
| (Xilinx Answer 68006) | Xilinx 设计工具（Vivado、SDAccel、SDSoC）2016.1 和 2016.2 write_bitstream 的设计咨询 — 多线程可能会导致配置存储器单元设置不正确 |
2016 年 8 月 8 日发布的设计咨询提醒
| (Xilinx Answer 66871) | 加电过程中，7 系列 FPGA 和 Zynq-7000 SoC HR I/O 转换 |
2015 年 11 月 2 日发布的设计咨询提醒
| (Xilinx Answer 65688) | Zynq-7000 PS DDR 设计咨询： 高温降额可能对 LPDDR2 DRAM 不足 |
2015 年 10 月 19 日发布的设计咨询提醒
| (Xilinx Answer 65145) | Zynq-7000 PS DDR 设计咨询 - DDR3 CKE 断言时间太短 |
2015 年 9 月 14 日发布的设计咨询提醒
| (Xilinx Answer 65240) | Zynq-7000 SoC 设计咨询：PS eFUSE 完整性的加电/断电序列要求 |
2015 年 2 月 23 日发布的设计咨询提醒
| (Xilinx Answer 63149) | Zynq-7000 SoC 设计咨询：由 PS_POR_B 复位序列触发的安全锁定 |
2014 年 6 月 23 日发布的设计咨询
| (Xilinx Answer 60848) | 面向 Zynq-7000 SoC 的设计咨询: 静态存储控制器、并行 (SRAM/NOR) 接口 64MB 配置问题 |
2014 年 6 月 2 日发布的设计咨询提醒
| (Xilinx Answer 60454) | 设计咨询 Zynq-7000 PS DDR 控制器 - DDR IO 在 ISE/EDK 和 Vivado 2013.3 及更早版本中配置不当 |
2014 年 4 月 28 日发布的设计咨询提醒
| (Xilinx Answer 59999) | Zynq-7000 SoC 的设计咨询，eMMC - JEDEC 标准4.41 需要 3 ns 的输入保持时间。 |
2013 年 12 月 9 日发布的设计咨询
| (Xilinx Answer 57930) | Zynq-7000 SoC 设计咨询- 当 VMODE 设置成 1.8V 时，边界扫描测试失败 |
| (Xilinx Answer 58694) | Zynq-7000 SoC 设计咨询 - 最新的 UG933 有些情况下可能需要附加的去耦电容。 |
2013 年 10 月 14 日发布的设计咨询
| (Xilinx Answer 57744) | Zynq-7000 SoC 的设计咨询 — 使用大于 16MB 的闪存时 Zynq 和 QSPI 的复位要求 |
2013 年 9 月 16 日发布的设计咨询
| (Xilinx Answer 57193) | Artix-7、Kintex-7、Virtex-7、Zynq-7000 封装的设计咨询 - 7 系列热阻值（Theta-JA、Theta-JB 和 Theta-JC）更新，提供更精确的值，许多值有大幅更改 |
2013 年 6 月 24 日发布的设计咨询提醒
| (Xilinx Answer 56195) | Zynq-7000 SoC 设计建议：适用于 ES 芯片的设计为什么现在不能通过生产芯片启动？ |
2013 年 2 月 18 日发布的设计咨询提醒
| (Xilinx Answer 47916) | 与勘误表项目有关的答复记录：Zynq-7000 SoC 器件 — 芯片修订版差异 |
| (Xilinx Answer 53450) | 面向 Zynq-7000 SoC、USB 的设计咨询 - ULPI 接口要求输入保持时间为 1 ns |
| (Xilinx Answer 54190) | Zynq-7000 SoC 的设计咨询、APU — L2 高速缓存运行需要编程 slcr.L2C_RAM 寄存器 |
| (Xilinx Answer 54195) | Zynq-7000 VCCPLL 灵敏度的设计咨询建议 |
| Answer Number | 问答标题 | 问题版本 | 已解决问题的版本 |
|---|---|---|---|
| 53450 | 面向 Zynq-7000 SoC、USB 的设计咨询 - ULPI 接口要求输入保持时间为 1 ns | N/A | N/A |
| 54190 | Zynq-7000 SoC 的设计咨询、APU — L2 高速缓存运行需要编程 slcr.L2C_RAM 寄存器 | N/A | N/A |
| 54195 | Design Advisory for Zynq-7000 SoC - VCCPLL Sensitivity | N/A | N/A |
| 56195 | Zynq-7000 SoC 设计咨询：适用于 ES 芯片的设计为什么现在不能通过生产芯片启动？ | N/A | N/A |
| 57744 | Zynq-7000 SoC 的设计咨询 — 使用大于 16MB 的闪存时 Zynq 和 QSPI 的复位要求 | N/A | N/A |
| 57930 | Zynq-7000 SoC 设计咨询- 当 VMODE 设置成 1.8V 时，边界扫描测试失败 | N/A | N/A |
| 58694 | Zynq-7000 SoC 设计咨询 - 最新的 UG933 有些情况下可能需要附加的去耦电容。 | N/A | N/A |
| 60454 | 设计咨询 Zynq-7000 PS DDR 控制器 - DDR IO 在 ISE/EDK 和 Vivado 2013.3 及更早版本中配置不当 | N/A | N/A |
| 63149 | Design Advisory for Zynq-7000 SoC: Secure Lockdown triggered by PS_POR_B reset sequence | N/A | N/A |
| Answer Number | 问答标题 | 问题版本 | 已解决问题的版本 |
|---|---|---|---|
| 47864 | Zynq-7000 SoC ZC702 Evaluation Kit - Known Issues and Release Notes Master Answer Record | N/A | N/A |