在 VU19P 和 VU15P 器件中针对 PCIe 硬核块运行 get_timing_arcs 命令生成“0”。
以下示例演示了在 VU19P 器件及其它 UltraScale+ 器件中生成的对应结果。
VU19P：
% llength [get_timing_arcs -of [get_cells [get_cells -hier -filter {REF_NAME =~ PCIE*}]] -quiet ]0
其它器件不受此问题影响。
对其它器件运行 get_timing_arcs 命令显示的结果不为零 (0)。
以下是对 VU37P 器件运行此命令的结果。报告的时序 arc 数量取决于 PCIE 配置。
VU37P：
% llength [get_timing_arcs -of [get_cells [get_cells -hier -filter {REF_NAME =~ PCIE*}]] -quiet ]9922
此时序模型问题经确认会导致 PCIe 设计出现功能性问题。
使用不同实现指令会产生不同的故障症状。
可观测到如下问题：
本文是 PCI Express 解决方案中心的一部分
| （赛灵思答复记录 34536） | 面向 PCI Express 的赛灵思解决方案中心 |
该问题在 Vivado 2020.2 版中已修复。请参阅（赛灵思答复记录 71399）以查看当前状态。
现已为此问题创建了一个战术补丁。请安装适用于 Vivado 2020.1 的补丁。
对于 VU19P 和 VU15P 器件，往来 PCIE 块的所有路径都将不执行时序收敛。
所有现有设计都应在应用补丁后进行重定时。
本答复记录附带的补丁包含一个含安装说明的“自述”文件。
注意：此处提供的补丁所适用的 Vivado 版本为最初发现此问题的版本。
该问题可能也出现于较早版本，但未对较早版本进行特定测试。
修订历史：
| 文件名 | 文件大小 | File Type |
|---|---|---|
| AR75835_vivado_2020_1_preliminary_rev1.zip | 369 MB | ZIP |